用于最佳奇偶校验共享区中的经识别的区的制作方法

用于最佳奇偶校验共享区中的经识别的区
1.优先级
2.本技术要求2020年9月9日提交的美国临时申请号63/076,233的权益 和优先权，该临时申请以其全文并入本文。
技术领域
3.本公开的实施方案涉及存储设备。更具体地讲，这些实施方案涉及具 有用于跨区进行最佳奇偶校验共享的经识别的区的存储设备。


背景技术：

4.非易失性存储器有许多形式，包括电可擦除可编程只读存储器 (eeprom)。eeprom能够以块而不是一次一个字节的方式被擦除和重 新编程。典型的闪存存储器包括存储器阵列，该存储器阵列包括大量的存 储器单元。这些单元通常被分组成被称为“擦除块”的区段。该擦除块内 的单元中的每个单元可被以电的方式编程。擦除块中的所有存储器单元在 单个操作中被擦除。
5.闪存存储器设备广泛用于计算机系统中的主存储和辅助存储。闪存存 储器的密度和尺寸随着半导体缩放而增大。因此，单元尺寸减小，这导致 下一代商品闪存存储器设备的低固有耐久性。闪存存储器设备的低耐久性 可严重限制可使用闪存存储器的应用并且对固态驱动器(ssd)存储设备 具有严重影响。
6.最近，用于改善ssd耐久性的方法，包括减少写入放大的方法，包括 聚类和使用区映射图(区映射)。聚类是指将表的相关数据以分类顺序存 储在连续的磁盘上数据块中。然后添加区映射图以索引存储在磁盘上的聚 类数据。具体地讲，区映射图将聚类数据划分成连续的磁盘上“区域”或 连续磁盘块的“区”。区映射允许ssd将数据适当地映射到物理介质。
7.对于区映射，主机需要以分区命令的最小等待时间来利用ssd设备的 全带宽。现有方法通常涉及利用奇偶校验缓冲器来进行区映射，并基于区 的物理位置来共享它们。然而，这些方法通常会产生不期望的结果，包括 连续的奇偶校验加载和来自单级单元(slc)高速缓存的中断。实际上， 对slc的较高写入操作导致较高写入放大，从而导致dram缓冲器的低效 使用。因此，需要延长ssd耐久性的耐久性管理技术。
附图说明
8.根据结合附图的以下若干附图所呈现的以下描述，本公开的若干实施 方案的上述以及其他方面、特征和优点将更加显而易见。
9.图1a示出了根据本公开的实施方案的非易失性存储器系统的示例性框 图；
10.图1b示出了根据本公开的实施方案的具有存储系统的存储模块的示例 性框图；
11.图1c示出了根据本公开的实施方案的分级存储系统的示例性框图；
12.图2示出了根据本公开的实施方案的具有主机计算设备和存储设备的 系统的示
意性框图；
13.图3a示出了根据本公开的实施方案的存储设备的控制器的实施方案的 示意性框图，该存储设备被配置为识别用于跨区进行最佳奇偶校验共享的 区；
14.图3b示出了根据本公开的实施方案的存储设备的非易失性存储器设备 的实施方案的示意性框图，该存储设备被配置为识别用于跨区进行最佳奇 偶校验共享的区；
15.图4示出了根据本公开的实施方案的存储器结构中的平面的示意性框 图；
16.图5a至图5e示出了根据本公开的实施方案的描绘分区映射图结构的 示例性框图，所述分区映射图结构包括在图6的过程期间由控制器使用的 块、区、奇偶校验位和管芯；
17.图6示出了根据本公开的实施方案的流程图，该流程图示出了识别用 于跨区进行最佳奇偶校验共享的区的过程；
18.图7a至图7d示出了根据本公开的实施方案的描绘分区映射图结构的 示例性框图，所述分区映射图结构包括块、区、奇偶校验位和管芯；并且
19.图8a至图8b示出了根据本公开的实施方案的描绘分区映射图结构的 示例性框图，所述分区映射图结构包括块、区、奇偶校验位和管芯。
具体实施方式
20.本文所述的实施方案涉及用于识别用于跨区进行最佳奇偶校验共享的 区的存储设备、系统和相关方法。如下文更详细地描述的，这些实施方案 还包括分离具有类似区属性的多个有效区(即，具有较高相关性的区)， 并且将它们分组以用于共享奇偶校验缓冲器。通过识别用于最佳奇偶校验 共享的区，这些实施方案使存储设备和系统能够：(i)在初始区写入(即， 其中该区不共享奇偶校验的初始擦除状态)期间保持所有区的独立奇偶校 验，(ii)跟踪区写入指针和区中的写入频率，(iii)分离具有较高相关性的区并 将它们分组在一起，(iv)利用跨各种信道放置的这些分组，使得具有较高相 关性的区(即，一起切入的区和以相同速率写入的区)共享奇偶校验缓冲 器，以及(v)加载各个奇偶校验缓冲器并对其进行异或运算，以用于跨所有 区进行最佳奇偶校验共享。
21.此类实施方案最终有利于具有以下优点的存储设备和系统：优化 dram缓冲器的使用，并且减少slc高速缓存与dram之间的奇偶校验加 载和中断。另外，如下面的实施方案中所述，减少连续奇偶校验加载和中 断还使得能够降低写入放大并提高存储设备和系统的总体性能。
22.本公开的各方面可体现为设备、系统、方法或计算机程序产品。因 此，本公开的各方面可采取完全为硬件的实施方案、完全为软件的实施方 案(包括固件、常驻软件、微代码等)或结合软件和硬件方面的实施方案 的形式，这些方面在本文中可全部统称为“功能”、“模块”、“设备
”ꢀ
或“系统”。此外，本公开的各方面可采取在存储计算机可读程序代码和/ 或计算机可执行程序代码的一个或多个非暂态计算机可读存储介质中体现 的计算机程序产品的形式。本说明书中所述的许多功能单元已被标记为功 能，以便更具体地强调这些功能单元的实现独立性。例如，功能可被实现 为包括定制vlsi电路或门阵列的硬件电路、现成的半导体诸如逻辑芯片、 晶体管或其他分立部件。功能还可在可编程硬件装置中诸如经由现场可编 程门阵列、可编程阵列逻辑部件、可编程逻辑装置等实现。
23.功能还可至少部分地在用于由各种类型的处理器执行的软件中实现。 所识别的可执行代码功能可例如包括计算机指令的一个或多个物理或逻辑 块，所述物理或逻辑块可例如被组织为对象、过程或函数。然而，识别的 功能的可执行文件无需物理地定位在一起，但可包括存储在不同位置的不 同指令，这些不同指令在逻辑地接合在一起时包括该功能并实现针对该功 能所述的目的。
24.实际上，可执行代码功能可包括单个指令或许多指令，并且甚至可以 在若干不同代码片段之上、在不同程序之间、跨若干存储器装置等分布。 当功能或功能的部分在软件中实现时，这些软件部分可以存储在一个或多 个计算机可读存储介质和/或计算机可执行存储介质上。可利用一个或多个 计算机可读存储介质的任何组合。例如，计算机可读存储介质可包括但不 限于电子、磁性、光学、电磁、红外或半导体系统、装置或设备，或前述 的任何合适组合，但不包括传播信号。在本文档的上下文中，计算机可读 存储介质和/或计算机可执行存储介质可以是可包含或存储用于供指令执行 系统、设备、处理器或装置使用或与其结合的程序的任何有形和/或非暂态 介质。
25.用于执行本公开的各方面的操作的计算机程序代码可以以一种或多种 编程语言的任何组合来编写，包括面向对象的编程语言诸如python、java、 smalltalk、c 、c#、objective c等，常规过程式编程语言诸如“c”编程 语言，脚本编程语言和/或其他类似编程语言。程序代码可部分地或完全地 在一个或多个用户的计算机上执行，并且/或者通过数据网络等在远程计算 机或服务器上执行。
26.如本文所用，部件包括有形、物理的非暂态装置。例如，部件可被实 现为：包括定制vlsi电路、门阵列或其他集成电路的硬件逻辑电路；现成 的半导体，诸如逻辑芯片、晶体管，或其他分立装置；和/或其他机械装置 或电气装置。部件还可在可编程硬件装置诸如现场可编程门阵列、可编程 阵列逻辑部件、可编程逻辑装置等中实现。部件可以包括一个或多个硅集 成电路装置(例如，芯片、管芯、管芯平面、封装件)或其他分立电气装 置，这些装置通过印刷电路板(pcb)的电线等与一个或多个其他部件电连 通。在某些实施方案中，本文所述的功能和/或模块中的每个模块可另选地 体现为或实现为部件。
27.如本文所用，电路包括提供用于电流的一个或多个通路的一组一个或 多个电气部件和/或电子部件。在某些实施方案中，电路可包括用于电流的 返回通路，使得该电路为闭环。然而，在另一个实施方案中，可将不包括 用于电流的返回通路的一组部件称为电路(例如，开环)。例如，无论集 成电路是否接地(作为用于电流的返回通路)，该集成电路都可被称为电 路。在各种实施方案中，电路可包括集成电路的一部分、集成电路、一组 集成电路、具有或不具有集成电路装置的一组非集成电气部件和/或电子部 件等。在一个实施方案中，电路可包括：定制vlsi电路、门阵列、逻辑电 路或其他集成电路；现成的半导体，诸如逻辑芯片、晶体管，或其他分立 装置；和/或其他机械装置或电气装置。电路还可以实现为可编程硬件装置 中的合成电路，诸如现场可编程门阵列、可编程阵列逻辑部件、可编程逻 辑装置等(例如，作为固件、网表等)。电路可以包括一个或多个硅集成 电路装置(例如，芯片、管芯、管芯平面、封装件)或其他分立电气装 置，这些装置通过印刷电路板(pcb)的电线等与一个或多个其他部件电连 通。在某些实施方案中，本文所述的功能和/或模块中的每个模块可体现为 或实现为电路。
28.本说明书通篇所提到的“一个实施方案”、“实施方案”或相似语言 是指结合所述
实施方案所描述的特定特征、结构或特性被包含在本公开的 至少一个实施方案中。因此，本说明书通篇出现的短语“在一个实施方案 中”、“在实施方案中”和相似语言可以但不一定全部是指同一个实施方 案，而是指“一个或多个但不是所有实施方案”，除非另有明确说明。术 语“包括”、“包含”、“具有”及其变体是指“包括但不限于”，除非 另有明确说明。枚举的项目列表并不意味着项目中的任何或所有项目是互 相排斥的和/或相互包容的，除非另有明确说明。术语“一”、“一个”和
ꢀ“
该”也指“一个或多个”，除非另有明确说明。
29.此外，如本文所用，对读取、写入、存储、缓冲和/或传输数据的引用 可包括整个数据、数据的一部分、数据集和/或数据子集。同样，对读取、 写入、存储、缓冲和/或传输非主机数据的引用可包括整个非主机数据、非 主机数据的一部分、非主机数据集和/或非主机数据子集。
30.最后，如本文所用，术语“或”和“和/或”应解释为包含性的或意指 任何一个或任何组合。因此，“a、b或c”或“a、b和/或c”意指“以 下中的任一者：a；b；c；a和b；a和c；b和c；a、b和c”。只有当 元件、功能、步骤或动作的组合以某种方式固有地相互排斥时，才会出现 该定义的例外。
31.下面参考根据本公开实施方案的方法、设备、系统和计算机程序产品 的示意性流程图和/或示意性框图来描述本公开的各方面。应当理解，示意 性流程图和/或示意性框图的每个框，以及示意性流程图和/或示意性框图中 的框的组合可由计算机程序指令实现。这些计算机程序指令可被提供给计 算机的处理器或其他可编程数据处理设备以生产机器，使得经由该处理器 或其他可编程数据处理设备执行的指令创建用于实现在示意性流程图和/或 示意性框图的一个或多个框中指定的功能和/或动作的装置。
32.还应当指出，在一些另选的实施方式中，框中示出的功能可以不按图 中所示的顺序发生。例如，事实上，连续示出的两个框可基本上同时执 行，或者这些框有时可以采用相反的顺序执行，这取决于所涉及的功能。 可以设想在功能、逻辑或效果上等同于所示附图的一个或多个框或其部分 的其他步骤和方法。尽管在流程图和/或框图中可以采用各种箭头类型和线 条类型，但是应当理解这些箭头类型和线条类型不限制相应实施方案的范 围。例如，箭头可以指示所描绘的实施方案的枚举的步骤之间的未指定持 续时间的等待或监视时段。
33.在以下具体实施方式中，参考了附图。前述

技术实现要素：
仅是例示性的， 并不旨在以任何方式进行限制。除了以上描述的例示性方面、实施方案和 特征之外，通过参考附图和以下具体实施方式，另外的方面、实施方案和 特征将变得显而易见。每个图中的元件的描述可以参考前面的图的元件。 相似的数字可以指代附图中的相似的元件，包括相似的元件的替代实施方 案。
34.其中可使用本文所公开的系统和方法的合适的非易失性存储器布置的 示例在图1a至图1c中示出。也就是说，以下实施方案公开了用于基于最 小qos要求动态地管理各种主机应用程序(例如，数据流)的非易失性存 储器系统和设备以及相关方法。在转向这些和其他实施方案之前，以下段 落提供了可与此类实施方案一起使用的一些示例性非易失性存储器系统、 存储设备和存储模块。应当理解，非易失性存储器系统、设备和/或存储模 块的任何其他合适的实施方案可不受限制地单独使用或与其组合使用。
35.现在参见图1a，示出了根据一些实施方案的非易失性存储器系统100 的示例性框
图。非易失性存储器系统100包括具有控制器102和非易失性存 储器的存储设备120(或非易失性存储设备)，该非易失性存储器可由一个 或多个非易失性存储器设备104(也称为nv存储器、存储器、存储器管芯 等)构成。在一个实施方案中，非易失性存储器设备104可包括在单个半导 体基板上形成的一组非易失性存储器单元，以及用于管理那些非易失性存 储器单元的物理操作的相关联的电路(或逻辑部件)。
36.在一个实施方案中，控制器102与主机112进行交互，并且将用于读取 操作、编程操作和擦除操作的命令序列传输到非易失性存储器设备104。控 制器102可采用例如以下形式：处理电路、微处理器或处理器，以及存储可 由(微)处理器执行的计算机可读程序码的计算机可读介质(例如，软件 或固件)、逻辑门、交换机、专用集成电路(asic)、可编程逻辑控制器 和嵌入式微控制器。控制器102可以配置有各种硬件和/或固件，以执行下 文描述并且在流程图中示出的各种功能。另外，示出为在控制器102内部或 外部的一些部件可分别存储在控制器外部或内部，并且可以使用其他部 件。
37.在一些实施方案中，控制器102可以是闪存存储器控制器等。闪存存 储器控制器可以是管理存储在闪存存储器上的数据并且与主机诸如计算机 或电子设备通信的设备。除了本文描述的特定功能外，闪存存储器控制器 可以具有功能。例如，闪存存储器控制器可以对闪存存储器进行格式化以 确保存储器正确操作，标出坏的闪存存储器单元，并且分配备用单元以替 代将来的故障单元。备用单元中的部分备用单元可以用来容纳固件以操作 闪存存储器控制器并实现其他特征。在操作中，当主机需要从闪存存储器 读取数据或向闪存存储器写入数据时，它将与闪存存储器控制器通信。如 果主机提供要读取/写入数据的逻辑地址，则闪存存储器控制器可以将从主 机接收的逻辑地址转换为闪存存储器中的物理地址。需注意，另选地，主 机可提供物理地址。闪存存储器控制器还可执行各种存储器管理功能，诸 如但不限于损耗均衡(即，分配写入以避免损耗否则将被重复写入的特定 存储器块)、垃圾收集(即，在块已满之后，仅将有效的数据页面移动到 新块，因此可以擦除并且重用完整块)和/或任何其他类似存储器管理功 能。
38.在一些实施方案中，非易失性存储器设备104可包括任何合适的存储 设备、介质或元件，包括nand闪存存储器单元和/或nor闪存存储器单 元。存储器单元可以采用固态(例如，闪存)存储器单元的形式，并且可 以是可一次编程、可数次编程或可多次编程的。另外，如上所述，存储器 单元还可以是单级单元(slc)、多级单元(mlc)、三级单元 (tlc)、四级单元(qlc)，或者使用现在已知或之后开发的任何其他 存储器技术。另外，存储器单元可不受限制地被布置成二维或三维配置。
39.控制器102和非易失性存储器设备104之间的接口可以是任何合适的闪 存接口，诸如双倍数据速率(ddr)接口等。在一个实施方案中，非易失 性存储器系统100可为基于卡的系统，诸如安全数字(sd)或微型安全数字 (micro-sd)卡。在另选的实施方案中，非易失性存储器系统100可为嵌入式 存储器系统的一部分。
40.另外，应当指出的是，如图1a所示，非易失性存储器系统100包括位 于控制器102与非易失性存储器设备104之间的单个信道。尽管例示的实施 方案示出了单个存储器信道，但在不超出本公开的实质和范围的情况下， 可使用任何数量的信道。例如，在一些nand存储器系统架构中，基于控 制器的能力，控制器102和nand存储器设备之间存在2、4、8个或更多 个nand信道。同样地，在本文描述的任何其他实施方案中，即使在附图 中示出单个信
道，控制器和存储器管芯之间也可以存在单个信道和/或两个 或更多个信道。
41.在一些实施方案中，存储设备120连同非易失性存储器设备104和控制 器102可以被配置为能够识别用于跨区进行最佳奇偶校验共享的区。例如， 如下文的实施方案中(例如，在至少图5a至图5e、图6、图7a至图7d和 图8a至图8b中)更详细地描述的，控制器102、非易失性存储器设备104 和存储设备120中的一者或多者可被配置为：(i)在初始区写入期间(即，在 初始擦除状态期间，数据初始被直接写入到页面或字线(例如，大小通常 为4kb-8kb))保持所有区的独立奇偶校验，(ii)跟踪区写入指针、写入频 率和同时一起写入的区，(iii)将一起写入的区与以相同速率写入的区(即， 具有高相关性的区)分离，并将它们分组为不同的组，(iv)利用跨各种信道 放置的这些分组，使得具有较高相关性的区共享奇偶校验缓冲器，以及(v) 加载已进行异或运算的各个奇偶校验缓冲器，以用于跨所有区进行最佳奇 偶校验共享。
42.现在参见图1b，其中示出了根据一些实施方案的存储模块200的示例 性框图。根据一些实施方案，存储模块200包括具有多个存储设备120的存 储系统204。因此，存储模块200可包括类似于图1a中的非易失性存储器 系统100的一个或多个非易失性存储器系统。在一个实施方案中，存储模块 200可包括与主机111和存储系统204交接的存储控制器202，该存储系统 包括由存储设备120、非易失性存储器设备104和控制器102构成的非易失 性存储器系统。存储控制器202和非易失性存储器系统(或存储设备120) 之间的接口可以是总线接口，诸如串行高级技术附件(sata)或外围设备快 速互连(pcie)接口。在一些实施方案中，存储模块200可以是固态驱动器 (ssd)，诸如在便携式计算设备诸如膝上型计算机和平板电脑中存在的。
43.现在参见图1c，其中示出了根据一些实施方案的分级存储系统210的 示例性框图。在一个实施方案中，分级存储系统210可包括多个存储控制器 202，每个存储控制器控制相应的存储系统204。另外，分级存储系统210 可通信地耦接到一个或多个主机112(或主机系统)，该一个或多个主机可 经由总线接口(等)访问分级存储系统210内的存储器。在一个实施方案 中，总线接口可以是非易失性存储器规范(nvme)、以太网光纤信道(fcoe) 接口等。在一个实施方案中，图1c所示的分级存储系统210可为机架可安 装的大容量存储系统，该机架可安装的大容量存储系统可由多个主机计算 机访问，诸如在数据中心中或在需要大容量存储的其他位置中可以找到。
44.图2示出了根据一些实施方案的具有主机计算设备205和存储系统224 的计算系统201的示意性框图。计算系统201可包括存储系统224中的一个 或多个存储设备120，该一个或多个存储设备经由控制器102通信地耦接到 主机计算设备205。主机计算设备205可类似于上文参照图1a至图1c所述 的主机112。主机计算设备205可包括处理器211、易失性存储器212和通 信接口213。处理器211可包括一个或多个中央处理单元、一个或多个通用 处理器、一个或多个专用处理器、一个或多个虚拟处理器(例如，主机计 算设备205可以是在主机内操作的虚拟机)、一个或多个处理器内核等。通 信接口213可包括一个或多个网络接口，所述网络接口被配置为将主机计算 设备205和/或存储设备120的控制器102耦接至网络215(或通信网络)， 诸如互联网协议(ip)网络、存储区域网络(san)、无线或有线网络等。
45.在一些实施方案中，存储设备120可设置在相对于主机计算设备205的 一个或多个不同位置中。在其他实施方案中，存储设备120可严格地设置在 存储系统224内，其中存
储系统224和主机计算设备205是通过总线等进行 通信的单独部件。在一个实施方案中，存储设备120包括一个或多个非易失 性存储设备(或管芯)104，诸如半导体设备和/或设置在一个或多个pcb 上的任何其他类似集成电路装置、存储外壳，和/或其他机械支撑结构和/或 电气支撑结构。例如，存储设备120可包括一个或多个直插式存储器模块 (dimm)卡、一个或多个扩展卡和/或子卡、ssd或其他硬盘驱动器装置，并 且/或者可具有另一个存储器和/或存储形状因数。存储设备120可与主机计 算设备205的主板集成和/或安装在该主板上，安装在主机计算设备205的 端口和/或插槽中，安装在不同主机计算设备205上，和/或网络215上的专 用存储设备上，通过外部总线(例如，外部硬盘驱动器等)与主机计算设 备205通信等。
46.在另外的实施方案中，存储设备120可设置在处理器211的存储器总线 上(例如，在与易失性存储器212相同的存储器总线上，在与易失性存储器 212不同的存储器总线上，代替易失性存储器212等)。在另一个实施方案 中，存储设备120可设置在主机计算设备205的外围总线上，诸如外围部件 高速互连(pci express或pcie)总线(诸如但不限于nvme接口)、串行 高级技术附件(sata)总线、并行高级技术附件(pata)总线、小型计算机系 统接口(scsi)总线、firewire总线、光纤通道连接、通用串行总线(usb)、 pcie高级交换(pcie-as)总线等。在另一个实施方案中，存储设备120可设 置在网络215上，诸如以太网、infiniband网络、经网络的scsi rdma、存 储区域网络(san)、局域网(lan)、广域网(wan)诸如互联网、另一个有线 和/或无线网络等。
47.主机计算设备205还可包括计算机可读存储介质214。计算机可读存储 介质214可包括可执行指令，这些可执行指令被配置为导致主机计算设备 205(例如，处理器211)执行本文所公开的一个或多个方法的步骤。另外 或另选地，缓冲部件250可体现为存储在计算机可读存储介质214上的一个 或多个计算机可读指令。
48.对于一些实施方案，控制器102(或设备驱动器)可向主机客户端216 呈现逻辑地址空间234。逻辑地址空间234可包括多个(例如，范围)的逻 辑地址。逻辑地址空间234可指用于引用存储器资源(例如，数据)的任何 标识符，包括但不限于：逻辑块地址(lba)、柱面/磁头/扇区(chs)地 址、文件名、对象标识符、索引节点、通用唯一标识符(uuid)、全局唯 一标识符(guid)、哈希码、签名、索引条目、范围、程度等。
49.存储设备120的控制器102(或驱动器)可保持元数据235，诸如逻辑 到物理地址映射结构，以将逻辑地址空间234的逻辑地址映射到一个或多个 存储设备120上的介质存储位置。控制器102可被配置为向一个或多个主机 客户端216提供存储服务。主机客户端216可包括在主机计算设备205上操 作的本地客户端和/或能够经由网络215和/或通信接口213访问的远程客户 端217(或远程主机客户端)。主机客户端216可包括但不限于：操作系 统、文件系统、数据库应用程序、服务器应用程序、内核级进程、用户级 进程、应用程序等。
50.控制器102可以进一步通信地耦接到一个或多个存储系统224，该一个 或多个存储系统可以包括不同类型和配置的存储设备120，诸如但不限于固 态存储设备、半导体存储设备、san存储资源等。一个或多个存储设备120 可包括一个或多个相应控制器102和非易失性存储器信道222。控制器102 可经由任何兼容协议或接口233(诸如但不限于sata和pcie)提供对一个 或多个存储设备120的访问。元数据235可用于管理和/或跟踪通过协议或 接口233执行的数据操作。逻辑地址空间234可包括多个逻辑地址，每个逻 辑地址对应
于一个或多个存储设备120的相应介质位置。控制器102可保持 元数据235，该元数据包括逻辑地址和介质位置之间的任何至任何映射。
51.控制器102还可包括存储设备接口239和/或与之通信，该存储设备接 口被配置为通过总线225将数据、命令和/或查询传输到该一个或多个存储 设备120，该总线可包括但不限于：处理器211的存储器总线、pci express 或pcie总线、串行高级技术附件(ata)总线、并行ata总线、小型计算机 系统接口(scsi)、firewire、光纤通道、通用串行总线(usb)、pcie高级交 换(pcie-as)总线、网络215、infiniband、scsi rdma等。存储设备接口 239可使用一个或多个输入输出控制(io-ctl)命令、一个或多个io-ctl命 令扩展、远程直接存储器存取等来与该一个或多个存储设备120通信。
52.通信接口213可包括一个或多个网络接口，这些网络接口被配置为将 主机计算设备205和/或控制器102通信耦接到网络215和/或耦接到一个或 多个远程客户端217。主机计算设备205可通过一对总线接口245和255与 存储设备120通信，该对总线接口可用于传输具有qos要求(诸如一些应 用程序所需的最小吞吐量)的应用程序。控制器102可以是一个或多个存储 设备120的一部分和/或与该一个或多个存储设备通信。另外，尽管图2示 出了单个存储设备120，但计算系统201和/或存储系统224就这一点而言不 受限制，并且可适于结合任何数量的存储设备120。
53.存储设备120可包括非易失性存储器信道222的一个或多个非易失性存 储器设备104，其可包括但不限于：reram、忆阻器存储器、可编程的金 属化单元存储器、相变存储器(pcm、pcme、pram、pcram、双向统 一存储器、硫属化物ram或c-ram)、nand闪存存储器(例如， 2dnand闪存存储器、3d nand闪存存储器)、nor闪存存储器、纳米 随机存取存储器(纳米ram或nram)、基于纳米晶体线的存储器、基于 硅氧化物的亚10纳米工艺存储器、石墨烯存储器、氧化硅氮氧化硅 (sonos)、可编程金属化单元(pmc)、导电桥接ram(cbram)、磁阻 ram(mram)、磁存储介质(例如，硬盘、磁带)、光存储介质等。在某 些实施方案中，非易失性存储器信道222的一个或多个非易失性存储器设备 104可包括存储级存储器(scm)(例如，就地写入存储器等)。
54.虽然非易失性存储器信道222可以被称为“存储器介质”，但在各种 实施方案中，非易失性存储器信道222可更一般地包括能够记录数据的一个 或多个非易失性记录介质，该一个或多个非易失性记录介质可被称为非易 失性存储器介质、非易失性存储介质等。此外，在各种实施方案中，存储 设备120可包括非易失性记录设备、非易失性存储器阵列、阵列中的多个互 连的存储设备等。
55.非易失性存储器信道222可包括一个或多个非易失性存储器设备104， 该一个或多个非易失性存储器设备可包括但不限于：芯片、封装件、平 面、管芯等。控制器102可被配置为管理非易失性存储器信道222上的数据 操作，并可以包括一个或多个处理器、可编程处理器(例如，fpga)、 asic、微控制器等。在一些实施方案中，控制器102可被配置为将数据存 储在非易失性存储器信道222上和/或从该非易失性存储器信道读取数据， 以将数据传输到存储设备120/从该存储设备传输数据等。
56.控制器102可通过总线227通信地耦接到非易失性存储器信道222。总 线227可以包括用于向非易失性存储器设备104传送数据/从该非易失性存 储器设备传送数据的i/o总线。总线227还可包括用于将寻址和其他命令及 控制信息传送到非易失性存储器设备
104的控制总线。在一些实施方案中， 总线227可并行地将非易失性存储器设备104通信耦接到控制器102。该并 行访问可允许非易失性存储器设备104作为组被管理，从而形成非易失性存 储器阵列229。非易失性存储器设备104可被划分为它们相应的逻辑存储器 单元(例如逻辑页面)和/或逻辑存储器分区(例如逻辑块和逻辑平面)。 逻辑存储器单元可通过将非易失性存储器元件中的每个非易失性存储器设 备104的物理存储器单元逻辑地组合来形成。
57.在某些实施方案中，可使用字线的地址将控制器102组织成非易失性 存储器设备104内的字线的块，使得字线被逻辑地组织成单调增加的序列 (例如，将字线的地址解码和/或转换成单调增加的序列等)。在又一个实 施方案中，非易失性存储器设备104内的块的字线可以字线地址的单调增加 的序列物理地布置，其中被连续寻址的字线在物理上也相邻(例如，如下 面图4中的wl0,wl1,wl2,...wln所示)。
58.控制器102可包括在主机计算设备205上执行的设备驱动程序和/或与 之通信。例如，控制器102和/或此类设备驱动程序可经由一个或多个接口 233向主机客户端216提供存储服务。同样，控制器102和/或这种设备驱动 程序还可包括存储设备接口239，该接口被配置为通过总线225将数据、命 令和/或查询传输到控制器102，如上所述。
59.现在参见图3a，系统300的示意性框图更详细地示出了根据一些实施 方案的存储设备120的示例性部件。控制器102可包括与主机进行交互的前 端模块308、与非易失性存储器设备(或管芯)104进行交互的后端模块 310、以及执行非易失性存储器设备100的各种功能的各种其他模块。
60.一般来讲，模块可以是硬件或硬件和软件的组合。例如，每个模块可 包括专用集成电路(asic)，现场可编程门阵列(fpga)，电路，数字逻辑电 路，模拟电路，离散电路、门或任何其他类型的硬件的组合，或者其组 合。除此之外或另选地，每个模块可包括存储器硬件，该存储器硬件包括 可用处理器或处理器电路执行以实现模块的特征中的一个或多个的指令。 当一个或多个模块中的任一个包括存储器的包括可用处理器执行的指令的 部分时，模块可包括或可不包括处理器。在一些示例中，每个模块可仅为 存储器的包括可用处理器执行以实现对应模块的特征的指令的部分，而模 块不包括任何其他硬件。由于每个模块都包括至少一些硬件，因此即使在 所包括的硬件包括软件时，每个模块也可互换地称为硬件模块。
61.控制器102可包括缓冲管理器/总线控制器314，其管理随机存取存储 器(ram)316中的缓冲器并控制内部总线仲裁以在控制器102的内部通信 总线317上进行通信。只读存储器(rom)318可存储和/或访问系统引导 码。另外，虽然图3a中的ram 316和rom 318两者被示出为与控制器102 分开定位，但在其他实施方案中，ram 316和/或rom 318可位于控制器 102内。在又一个实施方案中，ram 316和/或rom 318的部分可以位于控 制器102内和控制器102外部。此外，在一些实施方式中，控制器102、 ram 316和rom 318可以位于单独的半导体设备(或管芯)上。
62.另外，前端模块308可包括提供与主机或下一级存储控制器的电接口 的主机接口320和物理层接口322。主机接口320类型的选择可取决于所使 用的存储器的类型。主机接口320的示例类型可包括但不限于sata、 sata express、sas、光纤通道、usb、pcie和nvme。主机接口320可通 常有利于传输数据、控制信号和定时信号。
63.后端模块310可包括错误校正控制器(ecc)引擎324，该ecc引擎对从 主机接收的数据字节进行编码，并且对从非易失性存储器设备104读取的数 据字节进行解码和错误校正。如下面讨论的，ecc引擎324可为可调的， 诸如基于模式生成不同量的ecc数据(例如，在正常编程模式下生成正常 模式ecc数据并且在混合模式编程模式下生成混合模式ecc数据，其中混 合模式ecc数据大于正常模式ecc数据)。后端模块310可还包括命令定 序器326，该命令定序器生成命令序列，诸如编程命令序列、读取命令序列 和擦除命令序列，以传输到非易失性存储器设备104。
64.另外，后端模块310可包括raid(独立驱动器冗余阵列)模块128， 该raid模块管理raid奇偶校验的生成和失败数据的恢复。raid奇偶校 验可用作写入到非易失性存储器系统100中的数据的附加级的完整性保护。 在一些情况下，raid模块328可以是ecc引擎324的一部分。存储器接口330向非易失性存储器设备104提供命令序列，并且从非易失性存储器设备 104接收状态信息。连同命令序列和状态信息，可通过存储器接口130传送 要编程到非易失性存储器设备104中和从非易失性存储器设备读取的数据。 在一个实施方案中，存储器接口330可以是双倍数据速率(ddr)接口。 闪存控制层332可控制后端模块310的总体操作。
65.图3a中所示的非易失性存储器系统100的附加模块可包括媒体管理层 338，该媒体管理层执行非易失性存储器设备104的存储器单元的损耗均 衡。非易失性存储器系统100可还包括其他分立部件340，诸如外部电气接 口、外部ram、电阻器、电容器或可与控制器102进行交互的其他部件。 在另选的实施方案中，raid模块328、媒体管理层338和缓冲区管理/总线 控制器314的一者或多者是控制器102中可能不需要的任选部件。
66.参见图3b，示意性框图更详细地示出了根据一些实施方案的存储设备 120的示例性部件。存储设备120可利用控制器102通信地耦接到主机。非 易失性存储器设备104可包括非易失性存储器阵列342。非易失性存储器阵 列342可包括多个非易失性存储器元件或单元，各自被配置为存储一个或多 个数据位。非易失性存储器元件或单元可以是任何合适的非易失性存储器 单元，包括采用二维配置和/或三维配置的nand闪存存储器单元和/或 nor闪存存储器单元。存储器单元可采用固态(例如，闪存)存储器单元 的形式，并且可以是一次可编程、几次可编程或多次可编程的。此外，如 上所述，存储器元件或单元可被配置为每个单元存储单个数据位的slc、 每个单元存储多个数据位的多级单元mlc、或它们的组合。例如，在这些 实施方案中，mlc包括每个单元存储三位、四位和四位以上数据的tlc、 qlc等。
67.此外，闪存存储器单元可在非易失性存储器阵列342内包括具有浮栅 和控制栅的浮栅晶体管(fgt)。浮栅由绝缘体或绝缘材料包围，有助于保持 浮栅中的电荷。浮栅内部的电荷的存在或不存在可引起fgt的阈值电压的 偏移，该阈值电压用于区分逻辑电平。也就是说，每个fgt的阈值电压可 指示存储在存储器单元中的数据。在下文中，fgt、存储器元件和存储器 单元可互换使用以指同一物理实体。
68.例如，slc和mlc可根据存储器单元的行和列的矩阵状结构设置在非 易失性存储器阵列342中。在行和列的交叉处为fgt(或存储器单元)。fgt列可被称为串。串或列中的fgt可串联电连接，而fgt的行可被称为 页面。页面或行中的fgt的控制栅可电连接或以其他方式耦接在一起。
69.非易失性存储器阵列342还可包括连接到fgt的字线和位线。fgt的 每个页面都耦接到字线。具体地，每个字线都可耦接到页面中的fgt的控 制栅。此外，fgt的每个串都可耦接到位线。此外，单个串可跨越多个字 线，并且串中的fgt的数量可等于块中的页面的数量。
70.在一些实施方案中，非易失性存储器设备104可包括具有向控制器102 提供状态信息的状态机352的外围电路341。非易失性存储器设备104还包 括高速缓存数据的数据高速缓存356。非易失性存储器设备104可还包括行 地址解码器348和列地址解码器350。当从非易失性存储器阵列342中的存 储器单元读取或向其写入数据时，行地址解码器348可对行地址解码并且选 择非易失性存储器阵列342中的特定字线。列地址解码器350可对列地址解 码以选择非易失性存储器阵列342中的要电耦接到数据高速缓存344的特定 位线组。
71.数据高速缓存356可包括用于非易失性存储器阵列342的存储器页面中 的每位数据的多组数据锁存器357。因此，每组数据锁存器357可以是具有 宽度的页面，并且多组数据锁存器357可包括在数据高速缓存356中。另 外，在其他实施方案中，控制器102可被实现为单个集成电路芯片，并且可 通过一个或多个命令信道与非易失性存储器设备104中的一个或多个不同存 储器层进行通信。需注意，在其他实施方案中，用于实现如本文所述的存 储器管理指令的控制器可执行代码可存储在非易失性闪存存储器中。
72.此外，如本文所述，非易失性存储器阵列342可被布置在存储器单元 的块中，其中存储器单元的一个块是擦除单元，即，物理上可一起擦除的 最小数量的存储器单元。然而，为了增加并行性，块可以在更大的元块 (mb)单元中操作。来自存储器单元的至少两个平面中的每个平面的一个 块可以逻辑地链接在一起以形成元块。
73.现在参见图4，示出了根据一些实施方案的两个平面400和402的框图 图示。平面400和402可以是存储器结构等的一部分。例如，平面400和 402可以是图1a、图2和图3a至图3b中描绘的非易失性存储器设备104 的一部分，其中非易失性存储器设备104可以包括结合多个其他平面的平面 400和402。
74.在一些实施方案中，平面400和402可被划分成大量块408和410(例 如，块0至1023或其他量)。每个块408和410包括多个存储器单元。在 一个实施方案中，每个块408和410是擦除单元，并且因此有时被称为擦除 块。即，每个块包含被一起擦除的最小数量的存储器单元。也可使用其他 擦除单元。块可包含经由位线(例如，位线bl0-bl69,623)和字线 (wl0、wl1、wl2、wl3)来访问的一组nand串。例如，块i示出了 串联连接而形成nand串的四个存储器单元。尽管四个存储器单元被描绘 为包括在每个nand串中，但是可使用多于或少于四个存储器单元(作为 非限制性示例，包括16、32、64、128、256个或其他数量的存储器单 元)。nand字符串的一个端子经由(连接到选择栅极漏极线sgd的)漏 极选择栅极连接到对应位线，而另一个端子经由(连接到选择栅极源极线 sgs的)源极选择栅极连接到源极线。尽管图4中示出了69624个位线，但 应当理解，也可以不受限制地使用任何数量的位线。另外，如上所述，该 块可以实现除nand闪存存储器之外的非易失性存储技术。
75.每个块408和410通常被分成多个页。在一个实施方案中，页是编程的 单位。也可使用其他编程单元。一个或多个页的数据通常存储在一行存储 器单元中。例如，一个或多个页的数据可存储在连接到公共字线的存储器 单元中。页面的一个示例可以是存储在连接到公共字线和公共块中的存储 器单元中的所有数据。页面的另一示例是连接到公共字
线并且在公共块中 的存储器单元的一部分(例如，1/4、1/2、1/3)或存储在那些存储器单元中的 位的一部分。页面包括用户数据和开销数据(也称为系统数据)。开销数 据通常包括标头信息以及从扇区的用户数据计算出的ecc。控制器(或其 他部件)在数据被编程到阵列中时计算ecc，并且还在从阵列读取数据时 检查它。
76.上面讨论的存储器系统可以被擦除、编程和读取。在成功编程过程 (具有验证)结束时，在适当时，存储器单元的阈值电压应当在用于经编 程的存储器单元的阈值电压的一个或多个分布内或在经擦除的存储器单元 的阈值电压的分布内。例如，当每个存储器单元存储三位数据时存储器系 统可使用用于存储器单元阵列的阈值电压分布。然而，其他实施方案可以 使用每一存储器单元其他数据容量(例如，诸如每一存储器单元一位数 据、二位数据、四位数据或五位数据)。
77.包括其中可使用本文所公开的设备、系统和相关方法的多单元擦除块 和多块区(或逻辑区)的合适的非易失性存储器布置(或结构)的示例在 图5a至图5e、图7a至图7d和图8a至图8b中示出。一些实施方案可包 括具有多单元擦除块阵列的非易失性存储器系统和/或设备，其中阵列可在 逻辑上被划分成多个多块区，并且每个区的块可在物理上相邻。
78.另外，下面描绘的以下示例性实施方案可以使用算法来识别用于跨区 进行最佳奇偶校验共享的区。即，在下文所述的这些实施方案中，识别具 有较高相关性的区，以便有利于对区进行分组，以用于跨所有区共享奇偶 校验。在一些实施方案中，与高度相关的区的这种最佳奇偶校验共享有利 于本文所述的存储设备和系统优化dram缓冲器的使用并降低奇偶校验加 载和中断。
79.现在参见图5a，示出了根据一些实施方案的在初始区写入期间的存储 器结构500的示例性示意性框图。存储器结构500可被实现为识别用于跨区 进行最佳奇偶校验共享的区。存储器结构500可以是非易失性存储器设备和 /或系统的一部分。例如，存储器结构500可以是ram等(例如， dram)。另外，图5a至图5e中的存储器结构500可以是(或类似于) 上文在图1a至图1c、图2、图3a至图3b和图4中描述的存储设备、系统 和/或模块中的一者或多者的一部分。
80.在一些实施方案中，存储器结构500包括多个物理块520(在图5a中 示出为b0-b1)、多个相应区510(在图5a中示出为z1-z8)、多个奇偶 校验缓冲器550(在图5a中示出为p1-8)和元块560-561。另外，存储器 结构500可包括管芯530(在图5a中示出为d0-d3)，所述管芯被定位成 彼此相邻并且与其相应的信道540(在图5a中示出为ch0-ch3)成直线。 另外，存储器结构500可具有其中一个物理块520直接映射到一个相应区 510的配置。例如，主机等可实现一个区尺寸大约等于一个物理块尺寸 520。虽然如此，尽管在图5a至图5e中可将一个区尺寸布置成等于一个物 理块管芯尺寸，但应当理解，可不受限制地使用存储器结构500的任何其他 合适的配置，诸如不同的尺寸、数量、位置等。
81.此外，如图5a所示，存储器结构500可被配置为在初始区写入(即， 写入少数页面或字线)期间保持奇偶校验缓冲器550独立于所有区510。在 一些实施方案中，奇偶校验缓冲器550可以在写入序列开始时保持独立于所 有区(即，独立奇偶校验缓冲器由图5a中的小px表示)。然而，在其他 实施方案中，基于所使用的基础nand，如果相应区510在其相应块520内 具有多个管芯530，则奇偶校验缓冲器550可以能够与其他平面/页面/字线 或其他管芯530共享。
82.现在参见图5b，示出了根据一些实施方案的识别不同区组的存储器结 构500的示例性示意性框图。存储器结构500的实施方案可被配置为跟踪正 被写入的所有区510的写入命令属性，包括但不限于区写入指针、写入频 率、大部分时间一起被写入的区、初始写入数据等。现在，基于不同块520 上的这些分区写入，可基于所跟踪的写入命令属性和任何其他期望/观察到 的写入相关性针对所有区510启动可能区分组551-552(例如，在图5b中 以相同图案示出了可能区候选者)。例如，如图5b所示，大多数区510以 不同的速率被写入，使得所跟踪的属性可能不像其他属性那样普遍。另 外，尽管在图5b中仅示出了两个可能区组，但存储器结构500可根据需要 利用少于或多于两个可能区组。
83.现在参见图5c，示出了根据一些实施方案的对具有高相关性的区进行 分离和分组的存储器结构500的示例性示意性框图。存储器结构500的实施 方案可被配置为分离具有高相关性的区，然后将它们一起分组为不同的区 组515和525。例如，具有高相关性的区包括但不限于一起写入的区和以相 同速率写入的区。此外，如图5c所示，存储器结构500具有分离的8个区 并且将它们分组为两个不同的区组515和525。例如，第一分离区组515包 括区z1、z5、z9和z13，并且第二分离区组525包括区z2、z6、z11和 z16。在一些实施方案中，在组合各种区写入命令、区写入如何结合其他区 写入和打开时具有类似属性的区之后，第一区组525和第二区组525已被分 组在一起。
84.现在参见图5d至图5e，示出了根据一些实施方案的存储器结构500的 示例性示意性框图。存储器结构500的实施方案可被配置为利用跨各种信道 540放置的区组535和545，使得具有较高相关性的区共享奇偶校验缓冲器 550。另外，存储器结构500的实施方案可被配置为加载各个奇偶校验缓冲 器550，并对所加载的各个奇偶校验缓冲器进行异或运算，以用于跨区组 551-552共享奇偶校验，其中新共享的奇偶校验缓冲器580和590现在被定 序并跨不同区550共享(即，共享的奇偶校验缓冲器580和590由图5e中 的大p’x表示)。在这些实施方案中，结合区550的物理位置使用上述信 息，形成区组，并且对它们的各个奇偶校验缓冲器进行异或运算以获得所 得奇偶校验缓冲器580和590，如图5e所示。此外，现在这些压缩奇偶校 验缓冲器(p’x)可以高速缓存在dram中，并且通过具有分区组将中断和 加载的奇偶校验基本上最小化。如上所述，跨区的该共享的奇偶校验导致 优化dram缓冲器的使用和减少奇偶校验加载和中断，这最终提供了最佳 设备性能。
85.现在参见图6，示出了根据一些实施方案的识别用于跨所有区进行最佳 奇偶校验共享的区的示例性过程600的高级流程图。图6中的过程600示出 了上文关于图5a至图5e所述的处理流程的图示。例如，过程600可被配 置为使用上文在图5a至图5e中描述的存储器结构500或本文描述的任何 其他存储设备和系统来识别用于跨区进行最佳奇偶校验共享的区。
86.首先，在框610处，过程600在初始区写入(即，写入到少数页面或字 线)期间保持所有区的独立奇偶校验。在框620处，过程600跟踪区写入指 针、写入频率和大部分时间一起写入的区。在框630处，过程600分离具有 高相关性的区(即，一起写入的区和以相同速率写入的区)，并且将分离 的区分组为不同的区组。在框640处，过程600利用跨各种信道放置的区 组，使得与区组具有较高相关性的区共享相应的奇偶校验缓冲器。最后， 在框650处，过程600加载各个奇偶校验缓冲器，并对所加载的各个奇偶校 验缓冲器进行异或运算，以用于跨区共享奇偶校验。
87.现在参见图7a至图7d，示出了根据一些实施方案的存储器结构700 的示例性示意性框图。存储器结构700可被实现为识别用于跨区进行最佳奇 偶校验共享的区，同时还减少用于任何奇偶校验p1代的ram时间。存储 器结构700可基本上类似于上文在图5a至图5e中所述的存储器结构500。 因此，存储器结构700的区、块、信道、管芯、元块和奇偶校验缓冲器可以 基本上类似于图5a至图5e中的存储器结构500的部件来使用。
88.如图7d所示，存储器结构700被配置为通过识别具有高相关性的区并 将它们分组在一起作为共享的奇偶校验区组751-752来类似地识别用于跨区 进行最佳奇偶校验共享的区，类似于图5e所示出的配置。然而，在一些实 施方案中，存储器结构700具有来自其他区753的一些类似的主机写入工作 负载，但是所需的频繁奇偶校验缓冲器750是p1和p2，它们被高速缓存在dram中，并且奇偶校验中断和加载保持最小化。在这种情况下，对其他 区753的偶尔访问通过将奇偶校验缓冲器加载在临时位置中并且不逐出较早 的奇偶校验缓冲器750p1和p2来管理。换句话讲，奇偶校验缓冲器750p1 和p2直到它们由于数据使用超过高速缓存中的数据阈值而被释放或“逐 出”以为新数据创建新空间才加载到高速缓存中。
89.另外，如图7d所示，存储器结构700中的奇偶校验生成被延迟，并且 缓冲器需要在dram中停留更长的时间。然而，通过使共享奇偶校验缓冲 器750与高相关区751至752共享，则使区以相同速率写入的概率也增加， 这有助于防止ram中的奇偶校验比所需的保持时间更长。即，跨具有较高 相关性的区751-752共享奇偶校验缓冲器750现在导致写入指针处于类似偏 移区域中，并且此类缓冲器可被快速生成并被转储到slc高速缓存而不保 持在dram中。
90.现在参见图8a至图8b，示出了根据一些实施方案的存储器结构800 的示例性示意性框图。存储器结构800可被实现为识别用于跨区进行最佳奇 偶校验共享的区，和/或利用此类共享的奇偶校验区组进行有效高速缓存管 理。存储器结构800可基本上类似于上文在图5a至图5e中所述的存储器 结构500。因此，存储器结构800的区、块、信道、管芯、元块和奇偶校验 缓冲器可以基本上类似于图5a至图5e中的存储器结构500的部件来使用。
91.在这些实施方案中，如果存储器结构800不能将相同的奇偶校验缓冲 器分配给区组851-852中的所有区(例如，基础物理属性、恢复时间考虑 等)，则存储器结构800仍将其用于有效高速缓存管理。例如，由于p2跨 具有高相关性的区共享，等等，因此存储器结构800可被配置为即使在写入 操作未指向其共享的区时也避免逐出p2。因此，p2将获得高速缓存的偏好 并且不会被逐出。另外，与dram共享一起，存储器结构800还可向内部 控制器存储器sram提供类似的偏好，并且使用相同的逻辑来高速缓存数 据。
92.如本文所示和所详述的信息完全能够实现本公开(本公开的目前优选 的实施方案)的上述目的，并且因此代表本公开广泛设想的主题。本公开 的范围完全涵盖对于本领域技术人员而言可能变得显而易见的其他实施方 案，并且因此将不受除所附权利要求之外的任何其他限制。除非明确说 明，否则对单数形式的元件的任何提及并不旨在意指“一个且仅一个”， 而是指“一个或多个”。本领域的普通技术人员认为的上述优选实施方案 和另外的实施方案的元件的所有结构和功能等同物据此以引用方式明确地 并入，并且旨在被本权利要求书所涵盖。
93.此外，不需要解决本公开寻求解决的每个问题的系统或方法，也不需 要本权利要求涵盖此类问题的解决方案。另外，本公开的元件、部件或方 法步骤都不意在献给公众，不
管该元件、部件或方法步骤是否在权利要求 书中被明确地陈述。对于本领域的普通技术人员显而易见的是，在不脱离 所附权利要求书中所阐述的本发明的实质和范围的情况下，可对形式、材 料、工件和制造材料细节进行各种改变和修改。