在相邻叠组之间包含氧化物材料的微电子装置、电子系统和相关方法与流程

在相邻叠组之间包含氧化物材料的微电子装置、电子系统和相关方法
1.相关申请的交叉引用
2.本技术要求于2019年8月15日提交的标题为“在相邻叠组之间包含氧化物材料的微电子装置、电子系统和相关方法(microelectronic devices including an oxide material between adjacent decks,electronic systems,and related methods)”的第16/541,944号美国专利申请的提交日的权益。
技术领域
3.本文所公开的实施例涉及在具有绝缘材料与导电材料的交替层面的叠组之间包含氧化物材料的微电子装置和电子系统，且涉及相关方法。更具体地，本公开的实施例涉及包括延伸穿过具有绝缘材料与导电材料的交替层面的叠组的存储器串且包含不呈现电荷捕获特性的氧化物材料的微电子装置和电子系统，且涉及形成微电子装置和电子系统的相关方法。


背景技术：

4.半导体行业的持续目标一直是增加存储器装置的存储器密度(例如，每一存储器裸片的存储器单元的数目)，所述存储器装置例如非易失性存储器装置(例如，nand快闪存储器装置)。为了满足对更高容量的存储器的需求，设计者一直力求增加存储器密度，(即，集成电路裸片的给定区域的存储器单元的数目)。增加存储器密度的一种方式为减小个别存储器单元的特征尺寸。
5.然而，随着特征尺寸减小，存储器单元的例如遂穿电介质材料等不同部分的厚度也可能呈现类似的尺寸减小。厚度薄的遂穿电介质材料可能会导致遂穿电介质材料失效的风险增加且从存储器单元的存储节点发生电荷泄漏的风险增加。
6.增加非易失性存储器装置中的存储器密度的另一方案为利用竖直存储器阵列(也被称为“三维(3d)存储器阵列”)架构。常规的竖直存储器阵列包含延伸穿过导电结构(例如，字线、控制栅极)的叠层中的开口的半导体柱以及在半导体柱和导电结构的每一接合点处的电介质材料。与具有晶体管的常规平面(例如，二维)布置的结构相比，此配置准许更大数目个晶体管定位于裸片区域的单元中，方法为在裸片上向上(例如，纵向地、竖直地)构建阵列。随着对存储器单元的更高密度的需求增加，图案化半导体柱以在相邻柱之间具有更小的间距。另外，包括导电结构与电介质材料的叠层的多个叠组可一个接一个地图案化，以促进装置中的存储器单元数目的增加。


技术实现要素：

7.在一些实施例中，一种微电子装置包括：包括导电材料与绝缘材料的交替层面的叠组，所述叠组包括包含延伸穿过所述导电材料与所述绝缘材料的所述交替层面的沟道材料的柱；位于相邻叠组之间且与所述相邻叠组的所述沟道材料电连通的导电触点；以及位
于所述相邻叠组之间的氧化物材料，所述氧化物材料在第一叠组的最上层面与邻近于所述第一叠组的第二叠组的最下层面之间延伸。
8.在其它实施例中，一种形成微电子装置的方法包括：形成包括延伸穿过第一材料与第二材料的交替层面的堆叠的沟道材料的第一叠组；邻近于所述第一叠组形成氮化物材料；在所述氮化物材料中形成开口并在所述开口中形成导电触点；去除所述氮化物材料；邻近于所述导电触点形成氧化物材料；以及邻近于所述氧化物材料形成第二叠组，所述第二叠组包括第一材料与第二材料的交替层面。
9.在又其它实施例中，一种电子系统包括第一叠组和第二叠组。所述第一叠组和所述第二叠组中的每一者包括导电材料与绝缘材料的交替层面的堆叠，以及包括延伸穿过所述导电材料与所述绝缘材料的所述交替层面的沟道材料的柱。所述电子系统进一步包括位于所述第一叠组的所述柱的所述沟道材料与所述第二叠组的所述柱的所述沟道材料之间的导电触点，以及邻近于所述导电触点且位于所述第一叠组与所述第二叠组之间的氧化物材料。
附图说明
10.图1a为根据本公开的实施例的微电子装置的简化横截面图；
11.图1b为沿图1a的截面线b-b截取的微电子装置的简化横截面图；
12.图1c为根据本公开的实施例的存储器单元的简化横截面图；
13.图2为根据本公开的实施例的微电子装置的简化横截面图；
14.图3a到图3d为根据本公开的实施例的示出形成微电子装置的方法的简化横截面图；
15.图4为根据本公开的其它实施例的示出形成微电子装置的方法的简化横截面图；
16.图5为根据本公开的实施例的电子系统的框图；并且
17.图6为根据本公开的实施例的基于处理器的系统。
具体实施方式
18.特此包含的图示不意图为任何特定系统、微电子装置、电子系统或存储器单元的实际视图，而是仅为用于描述本文中的实施例的理想化表示。图式之间共用的元件和特征可保留相同的数字标号，但为易于以下描述，附图标记以在其上引入或最充分地描述元件的附图的标号开始。
19.以下描述提供具体细节，如材料类型、材料厚度和处理条件，以便提供对本文中所描述的实施例的充分描述。然而，本领域的普通技术人员应理解，可在不采用这些具体细节的情况下实践本文所公开的实施例。实际上，可与半导体行业中采用的常规制造技术结合来实践实施例。另外，本文所提供的描述并不形成对微电子装置或电子系统的完整描述，或对用于制造微电子装置或电子系统的过程流程的完整描述。下文所描述的结构并不形成完整的微电子装置或电子系统。下文仅详细地描述理解本文中所描述的实施例所必须的那些过程动作和结构。可由常规技术执行形成完整微电子装置或电子系统的额外动作。
20.本文中所描述的材料可通过常规技术形成，所述技术包含但不限于旋涂、毯式涂布、化学气相沉积(cvd)、原子层沉积(ald)、等离子体增强式ald、物理气相沉积(pvd)、等离
子体增强式化学气相沉积(pecvd)或低压化学气相沉积(lpcvd)。替代地，材料可原位生长。取决于待形成的具体材料，用于沉积或生长所述材料的技术可由本领域的普通技术人员选择。除非上下文另外指示，否则可通过包含但不限于以下各项的任何合适技术来实现材料去除：蚀刻、研磨平坦化(例如，化学机械平坦化)，或其它已知方法。
21.如本文中所使用，术语“纵向”、“竖直”、“横向”和“水平”是参考其中或其上形成一或多个结构和/或特征的衬底(例如，基底材料、基底结构、基底构造等)的主平面且不一定由地球重力场界定。“横向”或“水平”方向是大体平行于衬底的主平面的方向，而“纵向”或“竖直”方向是大体垂直于衬底的主平面的方向。衬底的主平面由与衬底的其它表面相比具有相对大的面积的衬底表面限定。
22.如本文中所使用，关于给定参数、特性或条件的术语“大体上”意指并包含本领域的普通技术人员将理解的给定参数、特性或条件满足偏差度(例如，在可接受公差内)的程度。作为实例，取决于大体满足的特定参数、特性或条件，参数、特性或条件可满足至少90.0％、满足至少95.0％、满足至少99.0％、满足至少99.9％，或甚至满足100.0％。
23.如本文中所使用，参考特定参数的数值的“约”或“大致”包含所述数值，且本领域的普通技术人员将理解的与所述数值的偏差度在特定参数的可接受公差内。例如，关于数值的“约”或“大致”可包含额外数值，所述额外数值在所述数值的90.0％至110.0％范围内，例如在所述数值的95.0％至105.0％范围内、在所述数值的97.5％至102.5％范围内、在所述数值的99.0％至101.0％范围内、在所述数值的99.5％至100.5％范围内，或在所述数值的99.9％至100.1％范围内。
24.如本文中所使用，例如“在
…
之下”、“下方”、“下部”、“底部”、“上方”、“上部”、“顶部”、“前面”、“后面”、“左侧”、“右侧”等空间相对术语可出于易于描述的目的用以如图中所示出描述一个元件或特征与另一元件或特征的关系。除非另外规定，否则除图式中所描绘的定向之外，空间相对术语意图涵盖材料的不同定向。例如，如果图式中的材料倒置，则被描述为在其它元件或特征“下方”或“之下”或“下面”或“底部”的元件将定向于所述其它元件或特征的“上方”或“顶部”。因此，术语“下方”可取决于使用术语的上下文而涵盖上方和下方两种定向，这对于本领域的普通技术人员将显而易见。材料可以其它方式定向(例如，旋转90度、反向、翻转等)，且本文中所用的空间相对描述词可相应地进行解释。
25.如本文中所使用，“导电性材料”可指：一或多种金属，例如钨、钛、镍、铂、钯、钌、铝、铜、钼、金；金属合金；含金属材料(例如，金属氮化物、金属硅化物(钽硅化物、钨硅化物、镍硅化物、钛硅化物)、金属碳化物、金属氧化物)；导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗、导电掺杂的硅锗等)；多晶硅；呈现电导率的其它材料；或上述各项的组合。导电性材料可包含以下各项中的至少一者：氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、氮化钛铝(tiain)、元素钛(ti)、元素铂(pt)、元素铑(rh)、元素钌(ru)、元素钼(mo)、元素铱(ir)、氧化铱(iro
x
)、元素钌(ru)、氧化钌(ruo
x
)、元素钨(w)、元素铝(al)、元素铜(cu)、元素金(au)、元素银(ag)，上述各项的合金，或上述各项的组合。术语“导电性材料”和“导电材料”在本文中可互换使用。
26.根据本文中所描述的实施例，微电子装置包含叠组，所述叠组包括导电材料(还可表征为存取线(例如，字线)或栅极电机)与绝缘材料(例如，电介质材料)的交替层面。具有沟道材料的柱可延伸穿过叠组且可形成存储器单元串。例如，存储器单元可定位于接近沟
道材料与至少一些导电材料的层面的交叉点处。电介质材料中的一或多者(例如，隧道电介质材料、电荷捕获材料、电荷阻挡材料或另一种材料中的一或多者)可定位于沟道材料与至少一些导电材料的层面之间。另一种导电材料(例如，电极材料)可接近于一些电介质材料而定位。在一些实施例中，电极材料定位于电介质材料之间。与不同的导电材料的层面相关联的存储器单元可至少通过介入的绝缘材料的层面而彼此隔离。
27.导电触点将一个叠组的沟道材料电耦合到相邻叠组的沟道材料。在一些实施例中，相邻叠组之间的体积不含电荷捕获材料，例如氮化硅。例如，氧化物材料(例如，二氧化硅)等绝缘材料可定位于相邻叠组之间。氧化物材料可促进相邻柱之间的沟道材料之间的去耦。氧化物材料可从一个叠组延伸到相邻叠组，且可使电耦合相邻叠组的沟道材料的导电触点电隔离。在一些实施例中，氧化物材料大体上填充相邻叠组之间和相邻柱的导电触点之间的体积。在其它实施例中，氧化物材料填塞导电触点与叠组中的一者的至少一部分(例如，叠组中的至少一者的绝缘材料)。另一导电性材料邻近于氧化物材料，并且填充相邻叠组之间和填塞有氧化物材料的相邻导电触点之间的其余体积。
28.氧化物材料可减少或防止接近相邻叠组之间的位置处的相邻柱之间的电耦合。氧化物材料可包括不易发生电荷捕获(例如，电子捕获)和相关联的电荷去捕获的材料。至少部分地由于氧化物材料的存在，包含存储器单元串的柱可呈现改进的装置性能，例如相比于常规的存储器单元减小的读写偏置和增大的操作窗口。在包含邻近于氧化物材料的导电材料的一些实施例中，导电材料可减少或防止相邻柱的沟道材料之间的相互作用。在一些实施例中，导电材料可改进存储器单元串的串电流，且还可改进栅诱导漏极泄漏电流(gidl)。
29.图1a为根据本公开的实施例的微电子装置100的简化横截面图。微电子装置100可包含邻近于基底材料102(例如，在其上方)的第一叠组103和邻近于第一叠组103(例如，在其上方)的第二叠组105。基底材料102可包括可于其上形成额外材料的衬底或构造。基底材料102可为半导体衬底、支撑结构上的基底半导体层、金属电极，或具有形成于其上的一或多个层、结构或区的半导体衬底上的金属电极。基底材料102可为常规硅衬底，或包括一层半导电材料的其它块状衬底。如本文中所使用，术语“块状衬底”不仅意指且包含硅晶片，还意指且包含绝缘体上硅(“soi”)衬底，例如蓝宝石上硅(“sos”)衬底和玻璃上硅(“sog”)衬底、基底半导体基础上的硅外延层和其它半导体或光电材料，例如硅锗、锗、砷化镓、氮化镓和磷化铟。基底材料102可经掺杂或未经掺杂。
30.第一叠组103和第二叠组105可各自独立地包括绝缘材料110与导电材料112的交替层面。例如，微电子装置100可包含叠层107，每一叠层107包括绝缘材料110与导电材料112。
31.尽管图1a示出了微电子装置100仅包含两个叠组103、105，但本公开不限于此。在其它实施例中，微电子装置100包含两个以上的叠组103、105，例如三个叠组、四个叠组、六个叠组、八个叠组或另一数目个叠组。另外，尽管图1a示出了第一叠组103和第二叠组105包含三个叠层107，但本公开不限于此。在其它实施例中，第一叠组103和第二叠组105可各自分别包括多于至少约32个叠层107或导电材料112与绝缘材料110的交替层面，例如至少约64个叠层107、至少约128个叠层107或甚至至少约256个叠层107。在一些实施例中，第一叠组103和第二叠组105包括相同数目个叠层107。在其它实施例中，第一叠组103包含与第二
叠组105不同数目的叠层107。
32.源极104(例如，源极区)可定位于基底材料102与第一叠组103之间。蚀刻停止材料106可邻近于源极104，且导电材料108可邻近于蚀刻停止材料106。
33.源极104可包含例如掺杂有p型导电材料或n型导电材料中的一者的半导体材料。如本文中所使用，n型导电材料可包含例如掺杂有至少一种n型掺杂剂(例如，砷离子、磷离子、锑离子)的多晶硅。如本文中所使用，p型导电材料可包含例如掺杂有至少一种p型掺杂剂(例如，硼离子)的多晶硅。在一些实施例中，源极104包含n型导电材料。在其它实施例中，源极104包括钨、钨硅化物或另一种材料。
34.蚀刻停止材料106可包括例如以下各项中的一或多者：氧化铝(ai2o3)、二氧化钛(tio2)、掺杂有氮的碳化硅(sicn)、氮化铝、氮氧化铝、碳化硅或另一种材料。在一些实施例中，蚀刻停止材料106包括氧化铝。蚀刻停止材料106可经调配且经配置以呈现相对于第一叠组103和第二叠组105的材料(例如，相对于绝缘材料110与导电材料112)的蚀刻选择性。在形成第一叠组103和第二叠组105期间，可去除相应的第一叠组103和第二叠组105的绝缘材料110与导电材料112的部分而不会大体上去除蚀刻停止材料106。
35.导电材料108可包括所谓的选择栅极源极材料。导电材料108可包含导电性材料，例如：一或多种金属，例如钨、钛、镍、铬、钴、铂、钯、钌、铑、铱、钽、铝、铜、钼、金、银；金属合金；导电的含金属材料，(例如，导电的金属氮化物(氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、氮化钛铝(tiain))，导电的金属氧化物(氧化铱(iro
x
)、氧化钌(ruo
x
)、二氧化钛)，导电的金属硅化物(硅化钽、硅化钨、硅化镍、硅化钛))；导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗、导电掺杂的硅锗等)；多晶硅；呈现电导率的其它材料；上述各项的合金；或上述各项的组合。在一些实施例中，导电材料108包括多晶硅(例如，p型多晶硅)或另一种材料。
36.绝缘材料110可包括电介质材料，例如二氧化硅或其它电介质材料。
37.导电材料112可包括导电性材料，例如上文参考导电材料108所描述的材料中的一或多种。在一些实施例中，导电材料112包括多晶硅。在一些实施例中，导电材料112具有与导电材料108相同的组成。导电材料112在本文中也可被称为存取线(例如，字线)或栅极电极。
38.继续参考图1a，包括沟道材料120的柱125可延伸穿过第一叠组103和第二叠组105。沟道材料120可与源极104电连通。沟道材料120可包含半导体材料，例如多晶硅。在一些实施例中，沟道材料120包括p型多晶硅。在其它实施例中，沟道材料120包括金属氧化物半导体材料。在一些实施例中，沟道材料120包括多晶硅。沟道材料120可通过绝缘材料145与导电材料108和导电材料115电隔离。绝缘材料145可包括电介质材料。例如，绝缘材料145可包括以下各项中的一或多者：磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃(bpsg)、氟硅酸盐玻璃、二氧化硅、二氧化钛、二氧化锆、二氧化铪、氧化钽、氧化镁、氧化铝、氧化铌、氧化钼、氧化锶、氧化钡、氧化钇、氮化物材料(例如，氮化硅(si3n4))、氮氧化物(例如，氮氧化硅)、另一栅极电介质材料、电介质氮化碳材料(例如，氮化硅碳(sicn))或电介质碳氧氮化物材料(例如，碳氧氮化硅(siocn))。
39.在一些实施例中，柱125进一步包含位于沟道材料120的部分之间的电绝缘材料122。电绝缘材料122可包含例如：磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃(bpsg)、氟
硅酸盐玻璃、二氧化硅、二氧化钛、二氧化锆、二氧化铪、氧化钽、氧化镁、氧化铝、氧化铌、氧化钼、氧化锶、氧化钡、氧化钇、氮化物材料(例如，氮化硅(si3n4))、氮氧化物(例如，氮氧化硅)、另一栅极电介质材料、电介质氮化碳材料(例如，氮化硅碳(sicn))、电介质碳氧氮化物材料(例如，碳氧氮化硅(siocn))，或其组合。在一些实施例中，电绝缘材料122包括二氧化硅。
40.存储器单元130可定位于沟道材料120与导电材料112之间的交叉点处。存储器单元130可包括例如位于沟道材料120与电极材料126(也可被称为栅极电极、浮动栅极或栅极)之间的电介质材料124(也可被称为遂穿电介质材料)，以及围绕电极材料126的至少一部分的另一电介质材料128(也可被称为电荷存储材料)。在一些实施例中，存储器单元130可在本文中被称为“浮动栅极”存储器单元。如将参考图1c所描述，存储器单元130可包含其它材料，且可在本文中被称为“电荷捕获”存储器单元。
41.电极材料126可包含导电性材料。作为非限制性实例，电极材料126可包含：导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗、导电掺杂的硅锗等)；多晶硅；一或多种金属，例如钨、钛、镍、铬、钴、铂、钯、钌、铑、铱、钽、铝、铜、钼、金、银或其组合；金属合金；导电的含金属材料，(例如，导电的金属氮化物(氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、氮化钛铝(tiain))，导电的金属氧化物(氧化铱(iro
x
)、氧化钌(ruo
x
)、二氧化钛)，导电的金属硅化物(硅化钽、硅化钨、硅化镍、硅化钛))；上述各项的合金；或上述各项的组合。在一些实施例中，电极材料126包括钨。在其它实施例中，电极材料126包括多晶硅。在一些此类实施例中，多晶硅可经掺杂且可包括例如n型经掺杂多晶硅或p型经掺杂多晶硅。
42.电介质材料124可包含例如遂穿氧化物材料。在一些实施例中，电介质材料124包括二氧化硅。然而，本公开不限于此，且电介质材料124可包括另一种材料，例如上文参考绝缘材料145所描述的材料中的一或多种。在一些实施例中，电介质材料124包括与绝缘材料145相同的材料组成。尽管图1a示出了仅位于接近导电材料112的侧面上且不与绝缘材料110的侧面接触或定位于所述侧面上的电介质材料124，但本公开不限于此。在其它实施例中，电介质材料124连续地延伸穿过整个第一叠组103和整个第二叠组105到达导电触点132。在一些实施例中，电介质材料124可生长于电极材料126上，例如通过原位蒸汽生成(issg)工艺以选择性地氧化电极材料126的暴露部分。
43.其它电介质材料128可包含电荷捕获材料，例如氧化物-氮化物-氧化物(ono)结构。例如，其它电介质材料128可包括第一氧化物材料、邻近于第一氧化物材料的氮化硅材料和邻近于氮化硅材料的第二氧化物材料。第一氧化物材料和第二氧化物材料可包含二氧化硅、二氧化铪、氧化锆或另一种材料。在一些实施例中，第一氧化物材料和第二氧化物材料具有相同的材料组成。在一些实施例中，第一氧化物材料和第二氧化物材料包括二氧化硅。在一些实施例中，其它电介质材料128也可被称为多晶硅层间电介质(interpoly dielectric，ipd)材料。
44.图1b为沿图1a的截面线b-b截取的微电子装置100的简化横截面图。柱125可包含圆形的横截面形状。在一些实施例中，沟道材料120可包围电绝缘材料122且可呈现圆形的横截面形状。电介质材料124可包围沟道材料120且可定位于沟道材料120与电极材料126之间。其它电介质材料128可定位于电极材料126与导电材料112之间。
45.返回参考图1a，另一导电材料115可邻近于最上叠层107的绝缘材料110形成。导电
材料115可包括所谓的选择栅漏极(sgd)材料。导电材料115可包括上文参考导电材料108所描述的材料中的一或多种。在一些实施例中，导电材料115具有与导电材料108相同的材料组成。绝缘材料114可邻近于导电材料115形成。绝缘材料114可图案化，且导电触点116(在本文中也可被称为导电插塞)可邻近于沟道材料120且与所述沟道材料电连通。
46.导电线118(例如，数据线、位线)可邻近于导电触点116且与所述导电触点电连通。
47.在一些实施例中，沟道材料120可在第一叠组103与第二叠组105之间的位置处呈现凸出部140。凸出部140的相对部分之间的距离d1(例如，凸出部140处的沟道材料120的直径)可大于沟道材料120的其它部分处的沟道材料120的相对部分之间的距离。换句话说，相对于沟道材料120的其它位置，沟道材料120可能在凸出部140附近具有更大的直径。
48.凸出部140可能为形成微电子装置100的方法的结果，例如形成沟道材料120以延伸穿过第一叠组103和第二叠组105以及在第一叠组103与第二叠组105之间形成导电触点132的方法。
49.导电触点132可将第一叠组103的柱125的沟道材料120电耦合到第二叠组105的对应柱125的沟道材料120。换句话说，第一叠组103的沟道材料120可通过导电触点132与第二叠组105的沟道材料120电连通。导电触点132可包括导电性材料。在一些实施例中，导电触点132包括多晶硅。在一些实施例中，导电触点132包括与导电材料112相同的材料组成。
50.导电触点132可包含突起部分134，其相比于相应导电触点132的其它部分(例如，中心部分)从底层绝缘材料110延伸得更远(在图1a所示的视图中上下观察)。在一些实施例中，导电触点132的位于接近底层绝缘材料的位置处的相对侧面之间的距离d2小于相应导电触点132的相对突起部分134之间的距离d3。
51.氧化物材料136可定位于第一叠组103与第二叠组105之间。氧化物材料136可包括电绝缘材料。在一些实施例中，氧化物材料136包括不呈现电荷捕获(例如，电子捕获)和去捕获性质的材料。例如，氧化物材料136不含(例如，大体上不含)氮化硅。换句话说，微电子装置100可不包含位于第一叠组103与第二叠组105之间的位置处的氮化硅。
52.氧化物材料136可包括以下各项中的一或多者：二氧化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃(bpsg)、氟硅酸盐玻璃、氮氧化物(例如，氮氧化硅)、氧化铝、二氧化铪、氧化锆、三氧化钛、氧化钽、氧化钼或旋涂式电介质(sod)(例如，三氧化硅烷(hsq)、甲基硅倍半氧烷(msq)、聚酰亚胺、聚四氟乙烯(ptfe)、旋涂式聚合物)。氧化物材料136可不包含氮化硅。在一些实施例中，氧化物材料136包括二氧化硅。在一些实施例中，第一叠组103与第二叠组105之间的体积的至少一部分可包含一或多个空隙。所述一或多个空隙可用氧气、氮气、空气、氦气或另一种气体中的一或多者填充。在一些实施例中，所述一或多个空隙用氧气和氮气填充。
53.氧化物材料136可直接接触第一叠组103和第二叠组105。在一些实施例中，氧化物材料136直接接触第一叠组103的绝缘材料110和第二叠组105的绝缘材料110(例如，其中第二叠组105不包含蚀刻停止材料106)。例如，氧化物材料136可直接定位于第一叠组103的最上绝缘材料110与第二叠组105的最下绝缘材料110之间。在一些实施例中，氧化物材料136可直接接触第一叠组103的最上绝缘材料110和第二叠组105的最下绝缘材料110。在其它实施例中，氧化物材料136直接接触第一叠组103的绝缘材料110，且直接接触与第二叠组105的绝缘材料110接触的蚀刻停止材料106。在一些实施例中，氧化物材料136的至少一部分直
接横向地定位于相邻柱125的导电触点132之间。尽管图1a已描述和示出为包含直接接触第一叠组105的最上绝缘材料110和第二叠组105的蚀刻停止材料106的氧化物材料136，但本公开不限于此。在其它实施例中，氧化物材料136可直接接触第一叠组103的最上导电材料和第二叠组105的最下导电材料112(或第二叠组105的蚀刻停止材料106)。在一些此类实施例中，氧化物材料136为介于第一叠组103的最上导电材料112的部分与第二叠组105的最下导电材料112的部分之间的唯一材料。在一些实施例中，氧化物材料136直接接触接近凸出部140的沟道材料。
54.氧化物材料136的厚度t1可介于约50nm至约200nm的范围内，例如介于约50nm至约75nm的范围内、介于约75nm至约100nm的范围内、介于约100nm至约150nm的范围内或介于约150nm至约200nm的范围内。在一些实施例中，厚度t为约100nm。
55.在一些实施例中，氧化物材料136的厚度t1可大于绝缘材料110的层面的厚度。在一些实施例中，氧化物材料136的厚度t1大于导电材料112的层面的厚度。例如，每一绝缘材料110的层面的厚度t2可介于约10nm至约20nm和约20nm至约50nm的范围内，例如介于约10nm至约20nm的范围内、介于约20nm至约30nm的范围内、介于约30nm至约40nm的范围内或介于约40nm至约50nm的范围内。每一导电材料112的层面的厚度t3可介于约10nm至约50nm的范围内，例如介于约10nm至约20nm的范围内、介于约20nm至约30nm的范围内、介于约30nm至约40nm的范围内或介于约40nm至约50nm的范围内。在一些实施例中，氧化物材料136的厚度t1可大于叠层107中的每一者的厚度(即，厚度t2与厚度t3之和)。
56.在一些实施例中，氧化物材料136可减少或防止(例如，大体上防止)在第一叠组103与第二叠组105之间的位置处或在接近氧化物材料136的位置处的相邻柱125的沟道材料120的耦合。另外，氧化物材料136可包括材料组成，其经调配且经配置以呈现与相邻叠组结构之间使用的常规材料相比降低的电荷捕获度。例如，常规微电子装置可在相邻叠组之间包含氮化硅材料。由于相邻叠组之间的间隙较大，且具体地说由于相邻叠组的导电材料112(例如，第一叠组103的最上导电材料112和第二叠组105的最下导电材料112，所述导电材料可至少通过第一叠组103的最上绝缘材料110、第二叠组105的最下绝缘材料110和第一叠组103与第二叠组105之间的氧化物材料136彼此间隔开)之间的间隙较大，氮化硅材料可捕获可能会使得包含沟道材料120的一个柱125耦合到相邻柱125的电荷(例如，电子)。在一些情况下，当选择第一柱125用于编程(写入)且禁止第二柱125时，例如通过将约0v的电位施加到第一柱125的沟道材料120且将(例如，约10v的)电位施加到第二柱125的沟道材料120，电子可能会在第一柱125与第二柱125之间被捕获于定位于相邻叠组之间的此氮化硅材料中。氮化硅材料中的所捕获电荷(例如，电子)可能会影响存储器单元130的阈值电压，且可能会减小存储器单元130的操作(例如，读取)窗口。
57.另外，电荷可能不会被捕获于氧化物材料136中。通过比较，常规装置100可在第一叠组103与第二叠组105之间包含氮化硅或其它材料，所述材料可捕获电荷且耦合到凸出部140，所述凸出部可由于用于形成柱125的各种处理条件(例如，各种材料的沉积、蚀刻动作、清洗动作)而存在于沟道材料120中。换句话说，在常规装置中，凸出部140可耦合到相邻叠组之间的电荷捕获材料。另外，导电触点132的突起部分134可呈现与导电触点132的其它部分相比相对更高的电场(例如，体现在电流密度的增加)。在常规微电子装置中，突起部分134处的高电场可促进在微电子装置100的使用和操作期间将电子或其它电荷注入到接近
导电触点132的氮化硅材料中。注入电子或其它电荷可能会使得存储器单元130的操作窗口减小。
58.形成氧化物材料136以包含不捕获电荷(例如，电子)的材料组成可减少或防止在沟道材料120内捕获电荷，例如接近凸出部140和在接近突起部分134的位置处的沟道材料。因此，微电子装置100可包含柱125，所述柱包含存储器单元串130，所述存储器单元串由于相邻柱125不耦合到彼此而呈现比常规微电子装置中的操作窗口更大的操作窗口。
59.尽管图1a已描述且示出为包含特定类型的存储器单元130(例如，浮动栅极存储器单元)，但本公开不限于此。
60.图1c为可存在于图1a的微电子装置100中代替存储器单元130(图1a)的存储器单元150的简化横截面图。
61.存储器单元150可包括所谓的电荷捕获材料。在一些此类实施例中，相关联的微电子装置100可包括电荷捕获nand。存储器单元150可在本文中被称为“电荷捕获”存储器单元。
62.图1c为根据本公开的实施例的可与图1a的存储器单元130互换使用的存储器单元150的简化横截面图。存储器单元150可包含电介质材料152(例如，遂穿电介质材料)、电荷捕获材料154和位于沟道材料120与导电材料112之间的电荷阻挡材料156。电荷捕获材料154可直接定位于电介质材料152与电荷阻挡材料156之间。在一些实施例中，电介质材料152直接接触沟道材料120和电荷捕获材料154。电荷阻挡材料156可直接接触电荷捕获材料154和导电材料112且可直接邻近于所述电荷捕获材料和所述导电材料定位。
63.尽管图1a已描述且示出为在第一叠组103与第二叠组105之间包含氧化物材料136，但本公开不限于此。在其它实施例中，一或多种其它材料可定位于第一叠组103与第二叠组105之间。图2为根据本公开的实施例的微电子装置200的简化横截面图。微电子装置200可与图1a的微电子装置100大体上相同，不同之处在于微电子装置200可在第一叠组103与第二叠组105之间包含一或多种额外的材料。
64.微电子装置200在第一叠组103与第二叠组105之间包含氧化物材料160，以使相邻导电触点132彼此电隔离。在一些实施例中，氧化物材料160可不大体上填充第一叠组103与第二叠组105之间的整个体积，例如接近第二叠组105的蚀刻停止材料106与第一叠组103的上部绝缘材料110之间的体积。在一些实施例中，第一叠组103与第二叠组105之间的体积的其余部分可用一或多种气体填充，例如氧气、氮气、空气、氦气或另一种气体中的一或多者。在一些实施例中，所述一或多个空隙用氧气和氮气填充。在其它实施例中，导电材料162还可定位于相邻柱125之间，且至少通过氧化物材料160与相邻柱125和相关联的导电触点132电隔离。
65.在一些实施例中，氧化物材料160可包括围绕导电触点132的侧壁以及定位于第一叠组103与第二叠组105之间的沟道材料120的侧壁的氧化物内衬。在一些实施例中，氧化物材料160可邻近于(例如，以轮廓吻合方式上覆于)导电触点132、定位于第一叠组103与第二叠组105之间的沟道材料120的侧壁以及第一叠组103的最上绝缘材料110。氧化物材料160可邻近于沟道材料120的凸出部140和导电触点132的突起部分134。
66.氧化物材料160可邻近于第一叠组103的绝缘材料110的表面，且可邻近于导电触点132和沟道材料120的表面以及蚀刻停止材料106的表面。在其它实施例中，氧化物材料
160邻近于导电触点132和沟道材料120的表面延伸到第二叠组105的绝缘材料110的表面。如上文参考图1a和氧化物材料136所论述，氧化物材料160可直接位于第一叠组103的最上绝缘材料110与第二叠组105的最下绝缘材料110之间。在一些实施例中，氧化物材料136可直接接触第一叠组103的最上绝缘材料110和第二叠组105的最下绝缘材料110。在其它实施例中，氧化物材料160直接接触第一叠组103的绝缘材料110，且直接接触与第二叠组105的绝缘材料110接触的蚀刻停止材料106。在一些实施例中，氧化物材料160的至少一部分直接横向地定位于相邻柱125的导电触点132之间。在一些此类实施例中，相邻柱125的导电触点132上的氧化物材料160之间的间隙可通过空隙分隔开。空隙可用一或多种气体填充或可用导电材料162填充。尽管图1a已描述和示出为包含直接接触第一叠组105的最上绝缘材料110和第二叠组105的蚀刻停止材料106的氧化物材料160，但本公开不限于此。在其它实施例中，氧化物材料160可直接接触第一叠组103的最上导电材料和第二叠组105的最下导电材料112(或第二叠组105的蚀刻停止材料106)。
67.氧化物材料160可包括与上文参考氧化物材料136(图1a)所描述的相同的材料。在一些实施例中，氧化物材料160包括二氧化硅。
68.导电材料162可邻近于氧化物材料160，且可填充第一叠组103与第二叠组105之间的其余体积。导电材料162可邻近于第一叠组103附近的氧化物材料160的表面，并且可邻近于在导电触点132和沟道材料120附近延伸的氧化物材料160。导电材料162可从邻近于第一叠组103的氧化物材料160延伸到邻近于第二叠组105的蚀刻停止材料106。在其它实施例中，导电材料162从氧化物材料160延伸到第二叠组105的绝缘材料110。
69.导电材料162可包含导电性材料。在一些实施例中，导电材料162包括多晶硅。导电材料162可掺杂有硼、磷、砷、锑或另一种材料中的一或多者。在其它实施例中，导电材料162包括钨。在一些实施例中，导电材料162可包括与导电触点132相同的材料组成。
70.微电子装置200可呈现沟道材料120内的电荷捕获减少，例如接近凸出部140和在接近突起部分134的位置处的沟道材料。另外，导电材料162可促进相邻柱125和相邻柱125的沟道材料120之间的屏蔽。换句话说，相邻柱125之间的导电材料162可减少或防止相邻柱125的沟道材料120之间的相互作用。
71.在一些实施例中，导电材料162可改进存储器单元串130的串电流，且还可改进栅诱导漏极泄漏电流(gidl)。导电材料162可与定位于微电子装置的所谓阶梯梯级结构中的导电触点电连通。在使用和操作中，电压可施加到接近例如所选择存储器串或非所选择存储器串的沟道材料120的导电材料162。
72.因此，在至少一些实施例中，一种微电子装置包括：包括导电材料与绝缘材料的交替层面的叠组，所述叠组包括包含延伸穿过所述导电材料与所述绝缘材料的所述交替层面的沟道材料的柱；位于相邻叠组之间且与所述相邻叠组的所述沟道材料电连通的导电触点；以及位于所述相邻叠组之间的氧化物材料，所述氧化物材料在第一叠组的最上层面与邻近于所述第一叠组的第二叠组的最下层面之间延伸。
73.图3a到图3d为根据本公开的实施例的示出形成图1a的微电子装置100的方法的简化横截面图。参考图3a，第一叠组103(图1a)可邻近于基底材料102、源极104、蚀刻停止材料106和导电材料108形成，以形成半导体结构300。第一叠组103的绝缘材料110与导电材料112的交替层面可邻近于导电材料108形成。
74.在形成绝缘材料110与导电材料112的层面之后，可穿过绝缘材料110与导电材料112的层面和导电材料108形成开口，以暴露蚀刻停止材料106的部分。可通过开口去除蚀刻停止材料106的暴露部分以暴露源极104的部分。例如，在一些实施例中，可通过一个去除动作去除绝缘材料110、导电材料112和导电材料108的部分以形成开口，而可使用第二去除动作来去除蚀刻停止材料106的部分。
75.在一些实施例中，例如在所谓的“栅极优先(gate first)”工艺中，可通过去除导电材料112的部分以形成凹槽来形成存储器单元130。其它电介质材料128可形成于凹槽中且邻近于导电材料112的其余部分。电极材料126可邻近于其它电介质材料128形成，且电介质材料124可邻近于电极材料126形成。在形成电介质材料124之后，可邻近开口的侧面形成沟道材料120以形成存储器单元130。在一些实施例中，在形成沟道材料120之后，可邻近沟道材料120形成电绝缘材料122。
76.在形成沟道材料120和电绝缘材料122之后，可从最上绝缘材料110的表面去除沟道材料120和电绝缘材料122的部分。
77.氮化硅材料170可邻近于暴露(例如，最上)绝缘材料110形成。参考图3b，开口可穿过氮化硅材料170形成以暴露沟道材料120。导电材料可形成于开口中且与沟道材料120电连通以形成导电触点132。导电触点132示出于图3a到图3d中，但不包含突起部分134(图1a)。然而，导电触点132可包含突起部分134。具有相对于氮化硅材料170的蚀刻选择性的蚀刻停止材料172可邻近于导电触点132形成。
78.参考图3c，可去除大体上所有的氮化硅材料170以暴露绝缘材料110的部分。绝缘材料110可呈现相对于氮化硅材料170的蚀刻选择性。在去除氮化硅材料170之后，导电触点132和蚀刻停止材料172可保持邻近于沟道材料120(例如，在其上方)。
79.参考图3d，氧化物材料136可邻近于半导体结构300形成，例如邻近于绝缘材料110(例如，在其上方)且邻近于导电触点132和蚀刻停止材料172(例如，在其侧面上)形成。在一些实施例中，在形成氧化物材料136之后，半导体结构300可进行化学机械平面化(cmp)工艺以通过氧化物材料136暴露蚀刻停止材料172的部分。尽管图3d示出了氧化物材料136直接形成于最上绝缘材料110上，但本公开不限于此。在其它实施例中，氧化物材料136直接形成于最上导电材料110上。
80.在形成和平面化氧化物材料136之后，第二叠组105(图1a)可邻近于半导体结构300形成。例如，蚀刻停止材料106(图1a)可邻近于氧化物材料136形成，并且绝缘材料110与导电材料112的交替层面的堆叠可邻近于半导体结构300形成。第二叠组105可以与第一叠组103(图1a)的形成相同的方式形成。例如，开口可形成于绝缘材料110与导电材料112的交替层面的堆叠中，导电材料112的部分可被去除以形成凹槽，其它电介质材料128可形成于凹槽中，电极材料126可邻近于其它电介质材料128形成，电介质材料124可邻近于电极材料126形成，且沟道材料120可邻近于电介质材料124形成。
81.在形成柱125(图1a)之后，导电触点116可穿过绝缘材料114且邻近于柱125(例如，在其上方)且以与第二叠组105(图1a)的沟道材料120电连通的方式形成。导电线118可以与导电触点116电连通的方式形成。
82.尽管图3a到图3d示出了形成半导体结构300以包含氧化物材料136从而填充第一叠组103(图1a)与第二叠组105(图1a)之间的体积，但本公开不限于此。参考图3c和图4，在
去除氮化硅材料170(图3b)之后，氧化物材料160(如果存在的话)可邻近于导电触点132和蚀刻停止材料172(例如，在导电触点和蚀刻停止材料上方，在导电触点和蚀刻停止材料的侧面上)以轮廓吻合方式形成。例如，氧化物材料160可在最上绝缘材料110、导电触点132和蚀刻停止材料172上方形成内衬。氧化物材料160可由例如cvd、ald、等离子体增强式ald、pvd、pecvd或lpcvd中的一或多种形成。
83.在形成氧化物材料160之后，导电材料162可邻近于氧化物材料160的表面形成，且半导体结构400可进行cmp工艺。第二叠组105(图2)可邻近于如上文参考图3d所描述的导电材料162形成，以形成如参考图2所描述的微电子装置200。
84.尽管图3a到图3d和图4已描述为栅极优先工艺，但本公开不限于此。在其它实施例中，微电子装置100、200可由所谓的“替换栅极”工艺形成。在一些此类实施例中，并非如上文参考图3a所描述的那样形成堆叠以包含绝缘材料110与导电材料112的交替层面，包括绝缘材料110与其它绝缘材料的交替层面的叠层可邻近于导电材料108形成(例如，图3a的导电材料112可用其它绝缘材料替换)。其它绝缘材料可包括呈现相对于绝缘材料110的蚀刻选择性的电绝缘材料，例如氮化硅。开口可穿过绝缘材料110与其它绝缘材料的交替层面的堆叠且穿过导电材料108和蚀刻停止材料106形成。沟道材料可形成于开口中，例如形成于整个开口中或至少形成于开口的侧壁上。在一些实施例中，电介质材料(例如，二氧化硅)可填充开口的其余部分。可形成穿过绝缘材料与其它绝缘材料的交替层面的额外开口以暴露源极104。可相对于绝缘材料110选择性地去除其它绝缘材料以在绝缘材料110的相邻层面之间形成凹槽。在去除其它绝缘材料之后，存储器单元130可例如通过以下方式形成于另一开口中：在凹槽中形成电介质材料(例如，电荷存储材料)、邻近于电荷存储材料形成电极材料以及在另一开口的其余部分中形成绝缘材料。在其它实施例中，其它电介质材料128形成于凹槽中，电极材料126邻近于其它电介质材料128形成，并且电介质材料124邻近于电极材料126形成。可如上文所描述地完成微电子装置。
85.因此，在至少一个实施例中，一种形成微电子装置的方法包括：形成包括延伸穿过第一材料与第二材料的交替层面的堆叠的沟道材料的第一叠组；邻近于所述第一叠组形成氮化物材料；在所述氮化物材料中形成开口并在所述开口中形成导电触点；去除所述氮化物材料；邻近于所述导电触点形成氧化物材料；以及邻近于所述氧化物材料形成第二叠组，所述第二叠组包括第一材料与第二材料的交替层面。
86.可在本公开的电子系统的实施例中使用根据本公开的实施例的在第一叠组103与第二叠组105之间包含氧化物材料136或氧化物材料160和导电材料162的微电子装置(例如，微电子装置100、200)。例如，图5为根据本公开的实施例的示意性电子系统503的框图。电子系统503可包括例如计算机或计算机硬件组件、服务器或其它网络连接硬件组件、蜂窝电话、数码相机、个人数字助理(pda)、便携式媒体(例如，音乐)播放器、支持wi-fi或蜂窝的平板计算机(例如或平板计算机)、电子书、导航装置等。电子系统503包含至少一个存储器装置505。所述存储器装置505可包含例如本文先前所描述的微电子装置(例如，微电子装置100、200)的实施例，所述微电子装置包含位于相邻叠组(例如，第一叠组103、105)之间的氧化物材料(例如，氧化物材料136或氧化物材料160)，所述氧化物材料包括不会捕获电荷的材料。
87.电子系统503可进一步包含至少一个电子信号处理器装置507(通常被称为“微处
理器”)。电子信号处理器装置507可任选地包含本文先前所描述的微电子装置(例如，微电子装置100、200)的实施例。电子系统503可进一步包含用于由用户将信息输入到电子系统503中的一或多个输入装置509，例如鼠标或其它指向装置、键盘、触控板、按钮或控制面板。电子系统503可进一步包含用于将信息(例如，视觉或音频输出)输出到用户的一或多个输出装置511，例如监视器、显示器、打印机、音频输出插口、扬声器等。在一些实施例中，输入装置509和输出装置511可包括既可用于将信息输入到电子系统503又可用于将视觉信息输出到用户的单个触摸屏装置。输入装置509和输出装置511可以电气方式与存储器装置505和电子信号处理器装置507中的一或多者通信。
88.参考图6，描绘了基于处理器的系统600。基于处理器的系统600可包含根据本公开的实施例所制造的各种电子装置。基于处理器的系统600可为例如计算机、寻呼机、蜂窝电话、个人助理、控制电路或其它电子装置等多种类型中的任一种。基于处理器的系统600可包含一或多个处理器602(例如，微处理器)以控制对基于处理器的系统600中的系统功能和请求的处理。处理器602和基于处理器的系统600的其它子组件可包含根据本公开的实施例所制造的微电子装置(例如，微电子装置100、200)。
89.基于处理器的系统600可包含以可操作方式与处理器602通信的电源604。例如，如果基于处理器的系统600为便携式系统，则电源604可包含燃料电池、电力净化装置、永久性电池、可更换电池和可再充电电池中的一或多者。例如，电源604还可包含ac适配器；因此，基于处理器的系统600可插入到壁式插座中。例如，电源604还可包含dc适配器，以使得基于处理器的系统600可插入到车辆点烟器或车辆电源端口中。
90.各种其它装置可取决于基于处理器的系统600执行的功能而耦合到处理器602。例如，用户界面606可耦合到处理器602。用户界面606可包含输入装置，例如按钮、开关、键盘、光笔、鼠标、数字化仪和触控笔、触摸屏、语音识别系统、麦克风，或其组合。显示器608还可耦合到处理器602。显示器608可包含lcd显示器、sed显示器、crt显示器、dlp显示器、等离子显示器、oled显示器、led显示器、三维投影、音频显示器，或其组合。此外，rf子系统/基带处理器610还可耦合到处理器602。rf子系统/基带处理器610可包含耦合到rf接收器且耦合到rf发射器(未示出)的天线。通信端口612或多于一个通信端口612也可耦合到处理器602。例如，通信端口612可适于耦合到一或多个外围装置614，例如调制解调器、打印机、计算机、扫描仪或相机，或耦合到网络，例如局域网、远程局域网、内联网或互联网。
91.处理器602可通过实施存储于存储器中的软件程序来控制基于处理器的系统600。例如，软件程序可包含操作系统、数据库软件、绘图软件、文字处理软件、媒体编辑软件或媒体播放软件。存储器以可操作方式耦合到处理器602以存储和有助于各种程序的执行。例如，处理器602可耦合到系统存储器616，所述系统存储器可包含自旋力矩转移磁性随机存取存储器(stt-mram)、磁性随机存取存储器(mram)、动态随机存取存储器(dram)、静态随机存取存储器(sram)、赛道存储器(racetrack memory)中的一或多者，和其它已知的存储器类型。系统存储器616可包含易失性存储器、非易失性存储器或其组合。系统存储器616通常较大，使得其可动态地存储加载的应用和数据。在一些实施例中，系统存储器616可包含微电子装置，例如上文所描述的微电子装置(例如，微电子装置100、200)，或其组合。
92.处理器602还可耦合到非易失性存储器618，这并不表明系统存储器616一定为易失性的。非易失性存储器618可包含stt-mram、mram、例如eprom、电阻式只读存储器(rrom)
等只读存储器(rom)，和将与系统存储器616结合使用的快闪存储器中的一或多者。非易失性存储器618的大小通常选择为仅足够存储任何必要的操作系统、应用程序和固定数据。另外，例如，非易失性存储器618可包含例如磁盘驱动存储器的大容量存储器，例如包含电阻式存储器的混合驱动器或其它类型的非易失性固态存储器。非易失性存储器618可包含微电子装置，例如上文所描述的微电子装置(例如，微电子装置100、200)，或其组合。
93.因此，在至少一些实施例中，一种电子系统包括第一叠组和第二叠组。所述第一叠组和所述第二叠组中的每一者包括导电材料与绝缘材料的交替层面的堆叠，以及包括延伸穿过所述导电材料与所述绝缘材料的所述交替层面的沟道材料的柱。所述电子系统进一步包括位于所述第一叠组的所述柱的所述沟道材料与所述第二叠组的所述柱的所述沟道材料之间的导电触点，以及邻近于所述导电触点且位于所述第一叠组与所述第二叠组之间的氧化物材料。
94.下文阐述本公开的额外非限制性示例实施例。
95.实施例1：一种微电子装置，其包括：包括导电材料与绝缘材料的交替层面的叠组，所述叠组包括包含延伸穿过所述导电材料与所述绝缘材料的所述交替层面的沟道材料的柱；位于相邻叠组之间且与所述相邻叠组的所述沟道材料电连通的导电触点；以及位于所述相邻叠组之间的氧化物材料，所述氧化物材料在第一叠组的最上层面与邻近于所述第一叠组的第二叠组的最下层面之间延伸。
96.实施例2：根据实施例1所述的微电子装置，其中所述氧化物材料包括二氧化硅。
97.实施例3：根据实施例1或实施例2所述的微电子装置，其进一步包括邻近于所述氧化物材料的气态材料。
98.实施例4：根据实施例1至3中任一实施例所述的微电子装置，其中所述氧化物材料不含氮化硅。
99.实施例5：根据实施例1至4中任一实施例所述的微电子装置，其中所述氧化物材料接触所述沟道材料和所述导电触点。
100.实施例6：根据实施例1至5中任一实施例所述的微电子装置，其中所述氧化物材料直接接触所述第一叠组的所述最上层面的所述绝缘材料和所述第二叠组的所述最下层面的所述绝缘材料。
101.实施例7：根据实施例1至6中任一实施例所述的微电子装置，其中所述沟道材料在所述相邻叠组之间的位置处的直径比在所述相邻叠组内的位置处的直径更大。
102.实施例8：根据实施例1至7中任一实施例所述的微电子装置，其中所述导电触点的上部部分包括突起部分，所述突起部分相比于所述导电触点的其它部分从所述叠组中的下部叠组延伸得更远。
103.实施例9：根据实施例1至8中任一实施例所述的微电子装置，其中所述氧化物材料定位于相邻柱的所述导电触点之间。
104.实施例10：根据实施例1至9中任一实施例所述的微电子装置，其进一步包括邻近于所述氧化物材料且位于所述相邻柱的所述导电触点之间的导电材料。
105.实施例11：一种形成微电子装置的方法，所述方法包括：形成包括延伸穿过第一材料与第二材料的交替层面的堆叠的沟道材料的第一叠组；邻近于所述第一叠组形成氮化物材料；在所述氮化物材料中形成开口并在所述开口中形成导电触点；去除所述氮化物材料；
邻近于所述导电触点形成氧化物材料；以及邻近于所述氧化物材料形成第二叠组，所述第二叠组包括第一材料与第二材料的交替层面。
106.实施例12：根据实施例11所述的方法，其中形成第一叠组包括：形成包括所述第一材料与所述第二材料的所述交替层面的所述堆叠；穿过所述堆叠形成开口；以及在所述开口内形成所述沟道材料。
107.实施例13：根据实施例11或实施例12所述的方法，其中形成第一叠组包括：形成包括所述第一材料与所述第二材料的所述交替层面的所述堆叠；去除所述第二材料的部分以形成凹槽；以及在所述凹槽中形成导电材料。
108.实施例14：根据实施例11至13中任一实施例所述的方法，其中邻近于所述导电触点形成氧化物材料包括邻近于所述导电触点形成二氧化硅。
109.实施例15：根据实施例11至14中任一实施例所述的方法，其进一步包括形成与所述第一叠组与所述第二叠组之间的所述氧化物材料接触的导电材料。
110.实施例16：根据实施例11至15中任一实施例所述的方法，其中去除所述氮化物材料和邻近于所述氧化物材料形成所述第二叠组包括去除所述第一叠组与所述第二叠组之间的所有所述氮化物材料。
111.实施例17：一种电子系统，其包括：第一叠组和第二叠组，所述第一叠组和所述第二叠组中的每一者包括：导电材料与绝缘材料的交替层面的堆叠；以及包括延伸穿过所述导电材料与所述绝缘材料的所述交替层面的沟道材料的柱；位于所述第一叠组的所述柱的所述沟道材料与所述第二叠组的所述柱的所述沟道材料之间的导电触点；以及邻近于所述导电触点且位于所述第一叠组与所述第二叠组之间的氧化物材料。
112.实施例18：根据实施例17所述的电子系统，其进一步包括位于所述第一叠组与所述第二叠组之间的包括氧和氮中的一或两者的气体。
113.实施例19：根据实施例17或实施例18所述的电子系统，其中所述氧化物材料的厚度大于所述导电材料的层面或所述绝缘材料的层面的厚度。
114.实施例20：根据实施例17至19中任一实施例所述的电子系统，其中所述第一叠组和所述第二叠组包括存储器单元串。
115.实施例21：根据实施例17至20中任一实施例所述的电子系统，其进一步包括邻近于所述沟道材料的电介质材料、邻近于所述电介质材料的电极材料，以及邻近于所述电极材料的另一电介质材料。
116.实施例22：根据实施例21所述的电子系统，其中所述另一电介质材料定位于所述电极材料与所述交替层面的所述导电材料之间。
117.实施例23：根据实施例17至22中任一实施例所述的电子系统，其中所述氧化物材料直接接触所述第一叠组的下部部分和所述第二叠组的上部部分。
118.虽然已结合图式描述了某些示意性实施例，但本领域的普通技术人员应认识到且理解，本公开所涵盖的实施例不限于在本文中明确地示出且描述的那些实施例。确切地说，可在不脱离本公开所涵盖的实施例(如本文中要求保护的那些实施例，包含合法等效物)的范围的情况下，对本文所描述的实施例做出许多添加、删除和修改。另外，一个公开的实施例的特征可与另一公开的实施例的特征组合，且仍包涵在本公开的范围内。