一种改进的忆阻神经元电路的制作方法

1.本发明属于数模电路领域和新兴电路技术领域，更具体地，涉及一种改进的忆阻神经元电路。


背景技术：

2.忆阻器是一种新型的电路器件，1971年蔡少棠教授根据电路完备性从理论上推导得提出，它的出现填补了四种电路基本变量中磁通量与电荷这一关系的空缺。2008年hp实验室成功制成了忆阻器的实物器件，引发了科研人员对其的研究热潮。忆阻器是一个动态元件，对它外部施加电压时，忆阻值会随着施加电压的方向增大或减小。因此，用忆阻器的阻值来表示神经网络中突触连接权重的强和弱是十分合适的选择。如今，忆阻器在许多领域都发挥了重要的作用，包括混沌电路、数字逻辑电路、神经网络、非易失型存储器等。
3.人工神经网络(artifical neural network，ann)，是20世纪80年代以来人工智能领域兴起的研究热点。它是根据生物神经网络特点建立起的具有强大运算能力的数学模型，并且能够借助于信息处理技术实现运算功能。一个大型的人工神经网络能够解决模式识别、信号处理、联想记忆等方面的问题。
4.神经网络中的单个神经元分为两个部分：突触和神经元部分。突触连接在神经元的输入端，一个神经元可以有多个突触连接作为输入。突触的作用通过突触权重表现出来，权重越大的突触对神经元的作用越强。当信号通过突触时，信号与突触权重做乘积，得到的结果传输到神经元激活函数部分。神经元激活函数部分，首先是将各个突触的乘积信号进行求和，然后根据激活函数将得到的求和信号转换为相应的输出。大量的神经元通过突触连接在一起构成一个大型的神经网络，以此解决复杂的问题。因此，单个神经元电路的设计对于实现大规模的神经网络十分重要。
5.使用忆阻器作为突触电路，已有多种不同的神经元电路实现方式。文章《基于忆阻器的电路分析及其在神经系统中的应用》中，设计了一种4t2m结构的忆阻突触电路，此突触电路由4个mos管和两个忆阻器构成，需要两种不同的控制电压对电路中权重进行控制。人工神经网络中神经元包括求和功能与激活函数部分，该突触电路连接到后续的电路组成神经元电路，而这种神经元电路实现了输入信号的求和，没有为神经元设计激活函数电路。专利《一种基于忆阻器的神经元》中，设计了一种4t1m结构的忆阻突触电路，此突触电路由4个mos管、一个忆阻器和反向器，缺点是该忆阻突触电路需要反相器以得到两种控制电压信号。感知机是一种前馈式人工神经网络，是一种二元线性分类器。单层感知机可实现二分类问题，使用的激活函数为阶跃函数。文章《a memristor-based neural network circuit with synchronous weight adjustment》中阶跃函数电路由电压比较器、nmos管和电阻构成，缺点是该激活函数电路需要电压比较器的输出电压控制在0v或者5v再连接nmos管栅极。


技术实现要素：

6.针对现有技术的不足，本发明的目的在于提供一种改进的忆阻神经元电路，通过调整现有忆阻突触电路中的pmos管t4与nmos管t2的位置，简化电路结构，在使用过程中省去控制信号反向电路，实现突触电路只需要一种控制电压，并且基于优化后的忆阻突触电路设计了基于运算放大器的神经元求和电路和仅由一个nmos管和一个电阻所构成的激活函数电路，实现了对突触信号的求和以及激活函数功能；节省电路面积，并实现基于忆阻器的神经元电路与激活函数电路相兼容，神经网络算法易于加载到神经元电路中。
7.本发明的电路结构包括n个忆阻突触电路、神经元求和电路以及激活函数电路。
8.每个忆阻突触电路包括一个输入端、一个控制端和一个输出端，所述的忆阻突触电路的输入端用于接收输入电压和权重控制电压，输入电压对应忆阻突触电路工作时的输入值，权重控制电压用于改变忆阻突触电路的权重大小；所述忆阻突触电路的控制端连接控制信号vg，用于控制权重的正负和权重的增减。
9.所述的神经元求和电路连接n个忆阻突触电路的输出端，用于将n个经过忆阻突触电路加权后的输入信号相加后输出，该输出连接至激活函数电路输入端。
10.更进一步地，n个忆阻突触电路的结构相同；其中，第一忆阻突触电路包括第一mos管t1、第二mos管t2、第三mos管t3、第四mos管t4、第一忆阻器m1和第二忆阻器m2；所述的忆阻突触电路四个mos管的栅极都连接控制电压vg；所述第一mos管t1的漏极用于接收输入电压，源极连接第二忆阻器m2正极，所述的第二mos管t2的漏极用于接收输入电压，源极连接第一忆阻器m1正极，所述的第三mos管t3的漏极连接第二忆阻器m2的正极，源极接地，所述的第四mos管t4的漏极连接第一忆阻器m1正极，源极接地。第一忆阻器m1和第二忆阻器m2的负极相连接；第二忆阻器m2的正极和负极作为忆阻突触电路的信号输出。
11.更进一步地，所述神经元求和电路包括n个减法运算电路和一个加法运算电路；所述减法运算电路包括四个电阻和一个运算放大器；所述运算放大器的同相输入端和反相输入端，分别通过电阻连接所述忆阻突触电路信号输出端的负极和正极；所述运算放大器的输出端连接加法运算电路。
12.其中第一减法运算电路中，电阻r1一端接忆阻突触电路的输出端正极，另一端接运算放大器a1的反相输入端；电阻r3接忆阻突触电路的输出端负极，另一端接运算放大器a1的同相输入端；电阻r2两端分别接运算放大器a1的反相输入端和输出端；电阻r4一端接运算放大器a1同相输入端，另一端接地。运算放大器a1的输出端连接加法运算电路。
13.更进一步地，所述的加法运算电路包括：电阻r
11
、r
12
、r
13
，n个与减法运算电路输出相连接的电阻，以及运算放大器a3，电阻r
13
一端接地，另一端接运算放大器a3反相输入端，电阻r
12
一端接运算放大器a3反相输入端，另一端接a3输出端，n个与减法运算电路输出相连接的电阻另一端接运算放大器a3同相输入端，电阻r
11
一端接运算放大器a3同相输入端，另一端接地。
14.更进一步地，所述激活函数电路包括电压v
dd
、nmos管t9和电阻r
14
；所述nmos管t9的栅极作为激活函数电路的输入端，连接神经元求和电路输出端；nmos管t9漏极接v
dd
，源极接电阻r
14
，电阻r
14
另一端接地，电阻r
14
上端作为整个神经元电路的输出。
15.更进一步地，电路工作时，将n个电压信号输入对应的忆阻突触电路后得到相应的加权信号，n个加权信号输入到加法运算电路后，在神经元求和电路中进行求和，激活函数
电路将所述神经元求和电路得到的求和结果以阶跃函数的函数关系进行变换，作为整个神经元电路的输出。
16.更进一步地，当神经元电路输出值与期望值有误差时，可对相应的忆阻突触电路的权重进行更新，即根据忆阻突触电路的权重与权值控制信号施加时间的关系，将该忆阻突触电路的权重调整到目标值。
17.本发明的有益效果是：
18.1、基于忆阻器的突触电路只需一种控制电压vg，节省反相器的使用，减小了电路面积。
19.2、基于改进的突触电路设计了一种神经元电路，该整体神经元电路与现有的神经网络算法相兼容，可实现分类、回归和图像识别等应用。
20.3、与现有技术相比，突触电路控制电压数量的减少，在组成大型神经网络电路时具有良好的效果。
附图说明
21.为了更清楚的说明本发明的技术方案，下面将现有技术描述中所需要使用的附图作简单的介绍。
22.图1是本发明所设计的忆阻突触电路。
23.图2是本发明所设计的连接两个忆阻突触电路的神经元具体实现电路图。
具体实施方式
24.下面结合附图对本发明优选实施例作详细说明。
25.本发明设计的目的在于提供一种改进的忆阻神经元电路，包括n个忆阻突触电路、神经元求和电路、激活函数电路，电路运行时可对权重进行调节。
26.该神经元电路的输入电压和权重控制电压为同一输入端，其中的忆阻突触电路控制信号vg用于控制权重的正负和权重的增减，并且本发明的神经元电路可直接用现有数字逻辑电平对电路进行调控。激活函数电路为nmos管和电阻所构成的阶跃函数。因此，可以在神经元电路输出加载神经网络算法来调节突触权重，实现相应功能。
27.图1是本发明所设计的忆阻突触电路原理图。v
inx
是输入信号，v
inx
接第一mos管t1和第二mos管t2的源极；第一mos管t1的漏极连接忆阻器m2的正极；第二mos管t2的漏极接忆阻器m1的正极；第三mos管t3的漏极接忆阻器m2的正极，源极接地；第四mos管t4的漏极接忆阻器m1的正极，源极接地。忆阻器m1和m2负极相连接，忆阻器m2的正极和负极作为信号输出端的负极和正极。
28.所述忆阻突触电路中四个mos管，其中第一mos管t1和第四mos管t4为pmos管，第二mos管t2和第三mos管t3为nmos管。电路中四个mos管的栅极都与控制电压vg相连接，电路中vg的作用为控制mos管的导通与截止，从而控制电流经过忆阻器m1和m2的方向，从而控制电路中权重的正负。当控制电压vg为高电平，输入端的信号为权重调控信号时，t2和t3导通，t1和t4截止，在这种状态下，电流从t2，忆阻器m1、m2，t3流入接地端，忆阻器的阻值m1减小、m2增大；由于hp忆阻器线性模型串联总阻值m1 m2大小不变，故权重ψ的大小增大。当控制电压vg为低电平，输入端的信号为权重调控信号时，t1和t4导通，t2和t3截止，在这种状态下，电流
从t1，忆阻器m2、m1，t4流入接地端，忆阻器的阻值m1增大、m2减小，故权重ψ的大小减小。
29.当输入信号v
inx
为权重控制电压时，vg大于零时，忆阻器m1阻值减小，忆阻器m2阻值增大，此时忆阻突触电路的输出电压增大；vg小于零时，忆阻器m1阻值减小，忆阻器m2阻值增大，此时忆阻突触电路的输出电压减小。
30.当输入信号v
inx
为输入电压时，vg大于零时，权重ψ为负；vg小于零时，权重ψ为正：
[0031][0032]
为了将神经元电路表述更加清楚，图2为本发明实施例中，具有两个忆阻突触电路的神经元电路具体实现电路图。
[0033]
图2中，左边虚线框为两个忆阻突触电路，右虚线框为神经元求和电路和激活函数电路。
[0034]
所述神经元求和电路包括：电阻r1、r2、r3、r4和运算放大器a1构成的第一减法运算电路；电阻r5、r6、r7、r8和运算放大器a2构成的第二减法运算电路；电阻r9、r
10
、r
11
、r
12
、r
13
和运算放大器a3构成的加法运算电路。
[0035]
所述的第一减法运算电路中，电阻r1一端接第一忆阻突触电路的输出端正极，另一端接运算放大器a1的反相输入端；电阻r3接第一忆阻突触电路的输出端负极，另一端接运算放大器a1的同相输入端；电阻r2两端分别接运算放大器a1的反相输入端和输出端；电阻r4一端接运算放大器a1同相输入端，另一端接地。运算放大器a1的输出端连接电阻r
10
。第一忆阻突触电路的输出两端电压值为v
a1
和v
b1
，与所述第一减法运算电路相连接，根据运算放大器a1虚短和虚断原理，所述第一减法运算电路的输出电压v
o1
可表示为：
[0036][0037]
本发明优先阻值r1＝r2＝r3＝r4＝100kω，简化为下式：
[0038]vo1
＝v
a1-v
b1
[0039]
所述的第二减法运算电路中，电阻r5一端接第二忆阻突触电路的输出端正极，另一端接运算放大器a2的反相输入端；电阻r7接第二忆阻突触电路的输出端负极，另一端接运算放大器a2的同相输入端；电阻r6两端分别接运算放大器a2的反相输入端和输出端；电阻r8一端接运算放大器a2同相输入端，另一端接地。运算放大器a2的输出端连接电阻r9。第二忆阻突触电路的输出两端电压值为v
a2
和v
b2
，与所述第二减法运算电路相连接，根据运算放大器a2虚短和虚断原理，所述第二减法运算电路的输出电压v
o2
可表示为：
[0040][0041]
本发明优先阻值r5＝r6＝r7＝r8＝100kω，简化为下式：
[0042]vo2
＝v
a2-v
b2
[0043]
更进一步地，所述的加法运算电路中，电阻r
13
一端接地，另一端接运算放大器a3反
相输入端；电阻r
12
一端接运算放大器a3反相输入端，另一端接运算放大器a3输出端；电阻r
10
一端接第一减法运算电路，另一端接运算放大器a3同相输入端；电阻r9一端接第二减法运算电路，另一端接运算放大器a3同相输入端；电阻r
11
一端接运算放大器a3同相输入端，另一端接地。电阻r9、r
10
、r
11
、r
12
、r
13
和运算放大器a3构成加法运算电路，将加权后的电压信号v
o1
、v
o2
相加。这里优选的阻值r9＝r
10
＝r
11
＝r
12
＝r
13
＝100kω，r
13
＝r9∥r
10
＝50kω，根据运算放大器虚短和虚断原理，加法运算电路的输出端电压为下式：
[0044]vo
＝v
o1
v
o2
[0045]
更进一步地，激活函数电路包括：电压v
dd
、nmos管t9和电阻r
14
，优选电阻r
14
＝1kω。nmos管t9的栅极作为激活函数电路的输入端，接神经元求和电路输出端。nmos管t9漏极接v
dd
，源极接电阻r
14
，电阻r
14
另一端接地，电阻r
14
上端作为整个神经元电路输出v
out
。运算放大器a3的输出电压vo经过激活函数电路后，得输出v
out
为：
[0046][0047]
忆阻突触电路输出值为输入信号与该电路所表示的权重ψ做乘积。神经元电路将通过忆阻突触电路得到的乘积信号求和之后，再根据激活函数的关系得到整个神经元输出。当n个信号输入到n个忆阻突触电路时，忆阻突触电路的结构相同得到n个输出信号。输出信号在神经元求和电路中进行求和，该求和信号按照激活函数的函数关系得出相应的电压输出，整个神经元电路输出值与期望值不同时，可根据神经网络的突触权重更新算法(如lms算法)得到各突触权重需要改变的量，即根据忆阻突触电路的权重与权值控制信号施加时间的关系，将该忆阻突触电路的权重调整到目标值。
[0048]
本发明提供了一种改进的忆阻神经元电路，所设计的神经元电路具有新型突触电路结构，并具有以阶跃函数为神经元激活函数的电路，与数字逻辑电平以及权重控制电路相兼容。该神经元电路扩展性强，便于实现大型神经网络电路。
[0049]
本领域的普通技术人员应当认识到，以上实施例仅是用来验证本发明，而并非作为对本发明的限定，只要是在本发明的范围内，对以上实施例的变化、变形都将落在本发明的保护范围内。