超导数字电路单元库的硬件行为描述方法与流程

1.本发明涉及超导数字电路设计领域，特别是涉及一种超导数字电路单元库的硬件行为描述方法。


背景技术：

2.硬件描述语言是对电路系统的结构、行为的标准描述文本，是一种用形式化的方法描述数字电路和系统的语言，广泛应用于半导体集成电路硬件设计和仿真领域。根据电路规模的不同，数字电路设计者能够利用这种语言从上层电路到下层电路逐层表述自己的设计思想。门级单元作为底层电路，是整个电路系统的基石，因此需要精准的硬件描述。对于利用超导原理和技术的超导数字电路单元，其工作状态同样需要用硬件语言进行准确的描述，目前国内在此领域的研究还属于空白。
3.超导数字电路基于超导约瑟夫森结进行工作，其中，超导rsfq(rapid single flux quantum，快速单磁通量子)电路以其速度快，功耗低的优点在高性能计算机、量子计算、空间探测等方面具有重要的应用。不同于半导体cmos芯片设计，为了进行超导rsfq电路的大规模/超大规模仿真，每个单元均需提供相应的模型，用verilog hdl硬件语言描述单元的数字行为，并将不同偏置电流条件下单元的建立/保持时间和延迟时间等时间参数写入模型中以完成电路的时序仿真。因此，提供精准的单元时序参数对于超导大规模/超大规模rsfq电路的仿真可靠性起到关键的作用。
4.目前，人们主要采用超导仿真工具pscan2进行门级和小规模超导rsfq电路的模拟/数字仿真，并根据每个单元的电路结构和工作原理，撰写适用于pscan2工具的门级描述语言，完成相应时序参数的提取。如图1所示，超导约瑟夫森传输线由第一约瑟夫森结j1，第二约瑟夫森结j2，第三约瑟夫森结j3，第四约瑟夫森结j4构成，信号从左侧ai端输入通过4个结的依次触发传递至ao端输出；其中，l1-l7为超导环路电感，lj1-lj4和li1-li6为寄生电感，i1、i2为偏置电流。现有的描述方法在一条规则中允许存在多个约瑟夫森结，各结按排列顺序j1
→
j2
→
j3
→
j4依次触发，描述语言如下：
5.rule jtlpass(get(ai)and(tcurr》5))
6.inc(j1),
7.inc(j2),
8.inc(j3),
9.inc(j4),
10.set(a0)；
11.由于在一条规则之下，执行电路功能检查时需等4条语句顺序执行完毕后才能进入其他规则，在此期间无法跳出本条规则，因此对电路描述的精确性和灵活性造成了很大的限制，从而导致时序参数和电路工作裕度参数提取的不准确；基于以上规则建立的超导数字电路单元库，在实际应用中会导致规模级电路的失效风险增加。


技术实现要素：

12.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种超导数字电路单元库的硬件行为描述方法，用于解决现有技术中超导数字电路描述的精确性低、灵活性差等问题。
13.为实现上述目的及其他相关目的，本发明提供一种超导数字电路单元库的硬件行为描述方法，所述超导数字电路单元库的硬件行为描述方法至少包括：
14.定义全局变量并进行程序初始化；
15.并行执行待开发的超导数字电路单元中各超导器件触发动作的规则，基于各超导器件的触发条件实现相应触发动作，每一条规则仅包含一个超导器件的触发动作，各超导器件的触发条件包括信号的输入或前一超导器件的触发；
16.基于各超导器件的触发动作输出相应的结果。
17.可选地，所述待开发的超导数字电路单元包括不带磁通存储功能的单元及带磁通存储功能的单元。
18.更可选地，所述不带磁通存储功能的单元包括约瑟夫森传输线、分路器、汇流器中的一种或多种组合。
19.更可选地，所述带磁通存储功能的单元包括d触发器、与门、或门、非门、异或门、非破坏性读出单元中的一种或多种组合。
20.可选地，基于信号的传输路径确定各超导器件触发的先后顺序。
21.更可选地，所述超导器件包括约瑟夫森结。
22.可选地，所述超导数字电路单元库的硬件行为描述方法还包括：每一条规则中，若当前超导器件的触发过程超出预设时间则判定电路工作不正常。
23.更可选地，计算触发过程的时间的步骤包括，在满足触发条件后且当前超导器件执行触发动作前，将程序运行当前时间赋值给相应的全局变量，并在当前超导器件执行触发动作后计算程序运行当前时间与相应全局变量的差值，进而得到当前超导器件触发过程的时间。
24.可选地，判定电路工作不正常后，显示带有当前超导器件标号的提示，以确定所述待开发的超导数字电路单元中出现错误的器件位置。
25.如上所述，本发明的超导数字电路单元库的硬件行为描述方法，具有以下有益效果：
26.本发明的超导数字电路单元库的硬件行为描述方法基于新型拆分式规则描述超导sfq数字电路逻辑单元库，形成各自独立的规则，规则之间可以自由跳转或者并行运行，因此，能够适应更多的电路实际工作状况，从而提高参数提取准确程度，有效提升电路设计的可靠性。
附图说明
27.图1显示为超导约瑟夫森传输线的电路结构示意图。
28.图2显示为超导d触发器的电路结构示意图。
29.图3显示为时钟输入端ti的信号时序示意图。
30.图4显示为数据输入端ai的信号时序示意图。
31.图5显示为输出端to的信号时序示意图。
32.图6显示为xi＝0.7时时钟输入端ti、数据输入端ai及输出端to的一种模拟波形示意图。
33.图7显示为图6中虚框的局部放大示意图。
34.图8显示为xi＝0.7时时钟输入端ti、数据输入端ai及输出端to的另一种模拟波形示意图。
35.图9显示为图8中虚框的局部放大示意图。
具体实施方式
36.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
37.请参阅图1～图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
38.本发明提供一种超导数字电路单元库的硬件行为描述方法，所述超导数字电路单元库的硬件行为描述方法包括：
39.定义全局变量并进行程序初始化；
40.并行执行待开发的超导数字电路单元中各超导器件触发动作的规则，基于各超导器件的触发条件实现相应触发动作，每一条规则仅包含一个超导器件的触发动作，各超导器件的触发条件包括信号的输入或前一超导器件的触发；
41.基于各超导器件的触发动作输出相应的结果。
42.具体地，所述待开发的超导数字电路单元主要包括：1)不带磁通存储功能的单元及2)带磁通存储功能的单元。其中，不带磁通存储功能的单元结构和功能相对简单，包括但不限于约瑟夫森传输线、分路器、汇流器中的一种或多种组合，在此不一一赘述；而带磁通存储功能的单元拥有较复杂的结构、逻辑功能和时序参数，包括但不限于d触发器、与门、或门、非门、异或门、非破坏性读出单元中的一种或多种组合，在此不一一赘述。
43.作为示例，在本实施例中，基于信号(磁通量子)的传输路径(信号流方向)确定各超导器件触发的先后顺序，基于逻辑关系，当后一超导器件的触发与前一超导器件的触发存在关联时将前一超导器件的触发作为后一超导器件的触发条件。
44.作为本发明的一种实现方式，所述超导数字电路单元库的硬件行为描述方法还包括：每一条规则中，若当前超导器件的触发过程超出预设时间则判定电路工作不正常。作为示例，所述预设时间限定为d_jj*tq，其中，d_jj及tq为变量，d_jj及tq均在激励文件中赋值，通常为1个周期时间(实际应用中可根据需要设定d_jj及tq的时间)。
45.作为本发明的另一种实现方式，计算触发过程的时间的步骤包括，在满足触发条件后且当前超导器件执行触发动作前，将程序运行当前时间赋值给相应的全局变量，并在当前超导器件执行触发动作后计算程序运行当前时间与相应全局变量的差值，进而得到当
前超导器件触发过程的时间。
46.作为本发明的另一种实现方式，判定电路工作不正常后，显示带有当前超导器件标号的提示，以确定所述待开发的超导数字电路单元中出现错误的器件位置。
47.作为示例，在本实施例中，所述超导器件为约瑟夫森结，在实际使用中可基于实际需要设定超导器件的范围，包括但不限于多个约瑟夫森结串联或并联的结构，在此不一一列举。
48.下面结合两个具体超导数字电路单元说明本发明的原理。
49.实施例一
50.本实施例对图1所示的超导约瑟夫森传输线进行如下描述：
51.external tbegin＝0；
52.rule j1pass(get(ai)and(tcurr》5))tbegin＝tcurr,inc(j1),exit(“slow j1”,tcurr-tbegin》d_jj*tq)；
53.rule j2pass(inc(j1)and(tcurr》5))tbegin＝tcurr,inc(j2),exit(“slow j2”,tcurr-tbegin》d_jj*tq)；
54.rule j3pass(inc(j2)and(tcurr》5))tbegin＝tcurr,inc(j3),exit(“slow j3”,tcurr-tbegin》d_jj*tq)；
55.rule j2pass(inc(j3)and(tcurr》5))tbegin＝tcurr,inc(j4),exit(“slow j4”,tcurr-tbegin》d_jj*tq)；
56.rule output(inc(j4)and(tcurr》5)set(ao)；
57.首先，定义全局变量并进行程序初始化，令全局变量tbegin＝0。
58.然后，4条规则可并行运行，当满足触发条件时相应约瑟夫森结触发，各约瑟夫森结的触发条件可能与其他规则中的约瑟夫森结的触发相关，即前一约瑟夫森结的触发为后一约瑟夫森结的触发条件。
59.具体地，第一条规则中，当ai信号到来且程序运行当前时间tcurr》5(5为预设值，可根据实际需要设置)时，将程序运行当前时间tcurr赋值给全局变量tbegin，随后执行第一约瑟夫森结j1的触发动作。触发完成后进行判断，若触发过程的时间(tcurr-tbegin)超出预设时间(d_jj*tq)，则程序判定电路工作不正常，退出并显示“slow j1”，以提示电路工作不正常且出现问题的位置为所述第一约瑟夫森结j1。第二条规则中，当所述第一约瑟夫森结j1完成触发且程序运行当前时间tcurr》5时，将当前程序运行当前时间tcurr赋值给全局变量tbegin，随后执行第二约瑟夫森结j2的触发动作，触发完成后进行判断。同样，第三条规则及第四条规则对应第三约瑟夫森结j3及第四约瑟夫森结j4，在此不一一赘述。由于所述第一约瑟夫森结j1、所述第二约瑟夫森结j2、所述第三约瑟夫森结j3及所述第四约瑟夫森结j4的触发具有电路结构上的先后顺序，因此，前一个约瑟夫森结的触发可作为后一个约瑟夫森结的触发条件，并且各条规则采用同一全局变量，在实际使用中，可分别设置不同的全局变量，不以本实施例为限。
60.最后，当所述第四约瑟夫森结j4完成触发且程序运行当前时间tcurr》5时在ao端输出ao信号。
61.本发明在每一条规则里包含一个结的触发动作，形成各自独立的规则，规则之间可以自由跳转或者并行运行，因此，在本质上能够适应更多的电路实际工作状况，从而提高
参数提取准确程度，有效提升电路设计的可靠性。
62.实施例二
63.如图2所示，超导d触发器包括第五约瑟夫森结j5、第六约瑟夫森结j6、第七约瑟夫森结j7及第八约瑟夫森结j8。其中，所述第五约瑟夫森结j5的第一端连接数据输入端ai并加载第一偏置电流ia1，第二端接地；所述第六约瑟夫森结j6的第一端连接时钟输入端ti并加载第二偏置电流it1，第二端接地；所述第七约瑟夫森结j7的第一端连接所述第六约瑟夫森结j6的第一端，第二端连接输出端to；所述第八约瑟夫森结j8的第一端连接输出端to，第二端接地；各连接端之间的连接线上存在环路电感(l8、l10、l11及l16)和寄生电感(lj5、lj6、lj8、l9、l12～l15、lia1及lit1)，在此不一一赘述。其功能为：当ai信号先到时，磁通量子存于电路环路中，此时ti信号到来将释放磁通量子，产生to脉冲输出；反之，在没有ai信号到来时，ti信号无法产生to端输出。
64.采用本发明的方法对图2所示的d触发器进行如下描述：
[0065][0066]
首先，定义全局变量并进行程序初始化，令全局变量state＝0,在程序运行当前时间tcurr《5时，state＝0。
[0067]
然后，4条触发约瑟夫森结的规则并行运行，对各条规则中的全局变量进行初始化赋值，随后执行相应规则。
[0068]
具体地，初始化全局变量tbegin_tin，令全局变量tbegin_tin＝0。执行所述第六
约瑟夫森结j6对应的规则，whitebox值控制仿真中是否需要对电路做规则验证，whitebox＝1表示需要，whitebox＝0表示不需要，缺省值为1，在top层电路的激励文件中设置，在此不一一赘述；同时，时钟输入端口ti有信号激励时，满足触发条件。在所述第六约瑟夫森结j6触发前，将当前程序运行当前时间tcurr赋值给全局变量tbegin_tin，随后执行所述第六约瑟夫森结j6的触发动作，触发完成后进行判断，若触发过程的时间》d_jj*tq，程序判定电路工作不正常，退出并显示“slow j6”。
[0069]
具体地，初始化全局变量tbegin_ain，令全局变量tbegin_ain＝0。执行所述第五约瑟夫森结j5对应的规则，当全局变量state＝0且数据输入端口ai有信号输入时满足触发条件，并进行触发，在此不一一赘述。
[0070]
具体地，初始化全局变量tbegin_s1，令全局变量tbegin_s1＝0。执行所述第八约瑟夫森结j8对应的规则，当全局变量state＝1且所述第六约瑟夫森结j6完成触发时满足触发条件，所述第八约瑟夫森结j8触发并在输出端to输出信号，全局变量state(电路状态)恢复到0状态，在此不一一赘述。
[0071]
具体地，初始化全局变量tbegin_s0，令全局变量tbegin_s0＝0。执行所述第七约瑟夫森结j7对应的规则，当全局变量state＝0且所述第六约瑟夫森结j6完成触发时满足触发条件，并进行触发，在此不一一赘述。
[0072]
最后，执行完所述第八约瑟夫森结j8对应的规则输出信号to。
[0073]
电路工作时，输入信号的到来和/或前一个约瑟夫森结的触发作为后一个约瑟夫森结的触发条件；同时，每一条规则仅能包含一个结的触发动作，从而使整个描述体系既保持关联又各自独立。如图3所示为时钟输入端ti的信号时序图，如图4所示为数据输入端ai的信号时序图，如图5所示为输出端to的信号时序图；此时，本发明的描述语言规则执行顺序如下：首先基于时钟输入端ti的时钟信号激励触发所述第六约瑟夫森结j6；随后，由于state＝0且所述第六约瑟夫森结j6触发，所述第七约瑟夫森结j7触发，但是没有信号输出；随着数据输入端ai有信号输入，state保持为0，所述第五约瑟夫森结j5触发，state赋值为1；时钟输入端ti的时钟信号激励再次到来，触发所述第六约瑟夫森结j6；此时，state＝1且所述第六约瑟夫森结j6触发条件满足，所述第八约瑟夫森结j8触发，并在输出端to输出信号。
[0074]
相较于现有描述方法在一条规则中存在多个结触发动作，本发明建立的单元库在时序参数提取上具有更高的精确度。其中，对信号的建立/保持时间的改变最为明显。如下表1所示，
[0075][0076]
d触发器在不同的偏置电流xi下(相对值)，采用本发明描述的d触发器提取的建立时间允许出现负值。如图6所示为xi＝0.7时时钟输入端ti、数据输入端ai及输出端to的一种模拟波形，图7为图6中虚框的局部放大图，可以看出：对于建立时间，电路在数据输入端
ai的信号滞后时钟输入端ti的信号1.6ps时，此时输出端to的信号依然能够正常输出。如图8所示为xi＝0.7时时钟输入端ti、数据输入端ai及输出端to的另一种模拟波形，图9为图8中虚框的局部放大图，可以看出：对于保持时间，在数据输入端ai的信号和第二个时钟输入端ti的信号接近到仅有3.5ps时，第三个时钟输入端ti的信号的到来仍然可以使输出端to产生输出。综合来看，本发明能够有效挖掘单元库数字逻辑单元电路的时序裕量，降低其对时序的要求，并且通过模拟波形仿真得到了验证。在大规模电路开发中，放宽了超导sfq逻辑单元的工作条件，有效增加规模级电路设计的灵活性和冗余度。
[0077]
需要说明的是，实施例一及实施例二仅作为示例，在实际使用中，本领域技术人员可基于逻辑对具体描述语言进行调整，不限于实施例一及实施例二所列举的代码。本发明仅以超导约瑟夫森传输线及d触发器为例，其它超导数字单元均适用，在此不一一赘述。
[0078]
综上所述，本发明提供一种超导数字电路单元库的硬件行为描述方法，包括：定义全局变量并进行程序初始化；并行执行待开发的超导数字电路单元中各超导器件触发动作的规则，基于各超导器件的触发条件实现相应触发动作，每一条规则仅包含一个超导器件的触发动作，各超导器件的触发条件包括信号的输入或前一超导器件的触发；基于各超导器件的触发动作输出相应的结果。本发明的超导数字电路单元库的硬件行为描述方法基于新型拆分式规则描述超导sfq数字电路逻辑单元库，形成各自独立的规则，规则之间可以自由跳转或者并行运行，因此，能够适应更多的电路实际工作状况，从而提高参数提取准确程度，有效提升电路设计的可靠性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0079]
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。