半导体装置以及其制作方法与流程

1.本发明涉及一种半导体装置以及其制作方法，尤其是涉及一种包括设置于凹陷中的栅极氧化物层的半导体装置以及其制作方法。


背景技术：

2.在具有高压处理能力的功率元件中，双扩散金属氧化物半导体(double-diffused mos，dmos)晶体管元件持续受到重视。常见的dmos晶体管元件有垂直双扩散金属氧化物半导体(vertical double-diffused mos，vdmos)与横向双扩散金属氧化物半导体(ldmos)晶体管元件。而ldmos晶体管元件因具有较高的操作频宽与操作效率，以及易与其他集成电路整合的平面结构，现已广泛地应用于高电压操作环境中，如中央处理器电源供应(cpu power supply)、电源管理系统(power management system)、直流/交流转换器(ac/dc converter)以及高功率或高频段的功率放大器等等。ldmos晶体管元件主要的特征为利用设置具有低掺杂浓度、大面积的横向扩散漂移区域来缓和源极端与漏极端之间的高电压，因此可使ldmos晶体管元件获得较高的崩溃电压(breakdown voltage)。在延伸漏极型金属氧化物半导体(extended-drain mos，edmos)晶体管中，常利用于靠近漏极的一侧设置较厚的栅极氧化物层并于靠近源极的一侧设置较薄的栅极氧化物层，通过在单一晶体管中具有不同厚度的栅极氧化物层来实现相对较高电压与相对较低电压的操作。然而，不同厚度的栅极氧化物层易造成其表面起伏过大而影响形成于栅极氧化物层上的栅极电极形状以及相关制作工艺，对于产品的制造良率以及电性表现均有负面影响。


技术实现要素：

3.本发明提供了一种半导体装置以及其制作方法，利用于凹陷中设置栅极氧化物层，由此增加部分的栅极氧化物层的厚度且降低栅极氧化物层对于栅极结构与其形成方法产生的负面影响。
4.本发明的一实施例提供一种半导体装置，其包括一半导体基底、一凹陷、一第一栅极氧化物层以及一栅极结构。半导体基底包括一第一区以及与第一区相邻的一第二区。凹陷设置于半导体基底的第一区中，且凹陷的一边缘位于第一区与第二区之间的交界处。第一栅极氧化物层至少部分设置于凹陷中，第一栅极氧化物层包括一隆起部与凹陷的边缘相邻设置，且隆起部的高度小于凹陷的深度。栅极结构设置于半导体基底的第一区与第二区上，且栅极结构于一垂直方向上与第一栅极氧化物层的隆起部重叠。
5.本发明的一实施例提供一种半导体装置的制作方法，包括下列步骤。提供一半导体基底，半导体基底包括一第一区以及与第一区相邻的一第二区。在半导体基底的第一区中形成一凹陷，且凹陷的一边缘位于第一区与第二区之间的交界处。在半导体基底上形成一第一栅极氧化物层，且第一栅极氧化物层至少部分设置于凹陷中。第一栅极氧化物层包括一隆起部与凹陷的边缘相邻设置，且隆起部的高度小于凹陷的深度。在半导体基底的第一区与第二区上形成一栅极结构，且栅极结构于一垂直方向上与第一栅极氧化物层的隆起
部重叠。
附图说明
6.图1为本发明第一实施例的半导体装置的示意图；
7.图2为本发明第一实施例的半导体装置的布局图案示意图；
8.图3至图10为本发明第一实施例的半导体装置的制作方法示意图，其中
9.图4为图3之后的状况示意图；
10.图5为图4之后的状况示意图；
11.图6为图5之后的状况示意图；
12.图7为图6之后的状况示意图；
13.图8为图7之后的状况示意图；
14.图9为图8之后的状况示意图；
15.图10为图9之后的状况示意图；
16.图11为本发明第二实施例的半导体装置的示意图；
17.图12至图18为本发明第二实施例的半导体装置的制作方法示意图，其中
18.图13为图12之后的状况示意图；
19.图14为图13之后的状况示意图；
20.图15为图14之后的状况示意图；
21.图16为图15之后的状况示意图；
22.图17为图16之后的状况示意图；
23.图18为图17之后的状况示意图。
24.图19为本发明第三实施例的半导体装置的示意图；
25.图20为本发明第四实施例的半导体装置的示意图。
26.主要元件符号说明
27.10
ꢀꢀ
半导体基底
28.10a 上表面
29.10b 下表面
30.12
ꢀꢀ
衬垫氧化物层
31.14
ꢀꢀ
掩模层
32.16
ꢀꢀ
扩大氧化物层
33.18
ꢀꢀ
隔离结构
34.20
ꢀꢀ
第一栅极氧化物层
35.22
ꢀꢀ
第一层
36.24
ꢀꢀ
第二层
37.32
ꢀꢀ
图案化掩模层
38.34
ꢀꢀ
第二栅极氧化物层
39.34a 第一部分
40.34b 第二部分
41.36
ꢀꢀ
第三栅极氧化物层
42.42
ꢀꢀ
虚置栅极结构
43.44
ꢀꢀ
栅极盖层
44.46
ꢀꢀ
第一间隙壁
45.48
ꢀꢀ
第二间隙壁
46.50
ꢀꢀ
介电层
47.91
ꢀꢀ
氧化制作工艺
48.92
ꢀꢀ
蚀刻制作工艺
49.101 半导体装置
50.102 半导体装置
51.103 半导体装置
52.104 半导体装置
53.aa
ꢀꢀ
主动(有源)区图案
54.bs
ꢀꢀ
底面
55.ct1 接触图案
56.ct2 接触图案
57.d1
ꢀꢀ
第一方向
58.d2
ꢀꢀ
第二方向
59.d3
ꢀꢀ
第三方向
60.dp
ꢀꢀ
深度
61.dr
ꢀꢀ
漂移区
62.eg
ꢀꢀ
边缘
63.gs
ꢀꢀ
栅极结构
64.h
ꢀꢀꢀ
高度
65.hk
ꢀꢀ
栅极介电层
66.l1
ꢀꢀ
长度
67.l2
ꢀꢀ
长度
68.l3
ꢀꢀ
长度
69.ld1 轻掺杂区
70.ld2 轻掺杂区
71.ld3 轻掺杂区
72.ld4 轻掺杂区
73.ld5 轻掺杂区
74.m1
ꢀꢀ
掩模图案
75.m2
ꢀꢀ
掩模图案
76.op1 开口
77.op2 开口
78.p1
ꢀꢀ
隆起部
79.p2
ꢀꢀ
主体部
80.p3
ꢀꢀ
下凹部
81.pl
ꢀꢀ
栅极图案
82.r1
ꢀꢀ
第一区
83.r2
ꢀꢀ
第二区
84.r3
ꢀꢀ
第三区
85.r4
ꢀꢀ
第四区
86.r5
ꢀꢀ
第五区
87.rc
ꢀꢀ
凹陷
88.s1
ꢀꢀ
上表面
89.s2
ꢀꢀ
上表面
90.s3
ꢀꢀ
上表面
91.sd1 源极/漏极区
92.sd2 源极/漏极区
93.sd3 源极/漏极区
94.sd4 源极/漏极区
95.sd5 源极/漏极区
96.sp
ꢀꢀ
间距
97.tk1 厚度
98.tk2 厚度
99.w1
ꢀꢀ
阱区
100.w3
ꢀꢀ
阱区
101.w4
ꢀꢀ
阱区
102.w5
ꢀꢀ
阱区
具体实施方式
103.以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。
104.在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。
105.用语“在
…
上”、“在
…
上方”和“在
…
之上”的含义应当以最宽方式被解读，以使得“在
…
上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在
…
上方”或“在
…
之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。
106.说明书与权利要求中所使用的序数例如“第一”、“第二”等用词，是用以修饰权利要求的元件，除非特别说明，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
107.用语“蚀刻”在本文中通常用来描述用以图案化材料的制作工艺，使得在蚀刻完成后的材料的至少一部分能被留下。当“蚀刻”一材料时，该材料的至少一部分在蚀刻结束后
可被保留。与此相反的是，当“移除”材料时，基本上所有的材料可在过程中被除去。然而，在一些实施例中，“移除”可被认为是一个广义的用语而包括蚀刻。
108.在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
109.请参阅图1。图1所绘示为本发明第一实施例的半导体装置的示意图。如图1所示，半导体装置101包括一半导体基底10、一凹陷rc、一第一栅极氧化物层20以及一栅极结构gs。半导体基底10包括一第一区r1以及与第一区r1相邻的一第二区r2。凹陷rc设置于半导体基底10的第一区r1中，且凹陷rc的一边缘eg位于第一区r1与第二区r2之间的交界处。第一栅极氧化物层20至少部分设置于凹陷rc中，第一栅极氧化物层20包括一隆起部p1与凹陷rc的边缘eg相邻设置，且隆起部p1的高度h小于凹陷rc的深度dp。栅极结构gs设置于半导体基底10的第一区r1与第二区r2上，且栅极结构gs于一垂直方向(例如图1中所示的一第一方向d1)上与第一栅极氧化物层20的隆起部p1重叠。
110.进一步说明，在一些实施例中，第一区r1可与第二区r2直接相接，而第一区r1与第二区r2之间的交界处的位置可由凹陷rc的边缘eg定义出，但并不以此为限。此外，在一些实施例中，上述的第一方向d1可被视为半导体基底10的厚度方向，而半导体基底10可于第一方向d1上具有相对的一上表面10a与一下表面10b，且凹陷rc、第一栅极氧化物层20以及栅极结构gs可设置于上表面10a的一侧，但并不以此为限。此外，与第一方向d1大体上正交的水平方向(例如图1中所示的第二方向d2与第三方向d3)可大体上与半导体基底10的上表面10a或/及下表面10b平行，但并不以此为限。此外，在本文中所述在第一方向d1上相对较高的位置或/及部件与半导体基底10的下表面10b之间在第一方向d1上的距离大于在第一方向d1上相对较低的位置或/及部件与半导体基底10的下表面10b之间在第一方向d1上的距离，各部件的下部或底部可比此部件的上部或顶部在第一方向d1上更接近半导体基底10的下表面10b，在某个部件之上的另一部件可被视为在第一方向d1上相对较远离半导体基底10的下表面10b，而在某个部件之下的另一部件可被视为在第一方向d1上相对较接近半导体基底10的下表面10b。
111.在一些实施例中，第一栅极氧化物层20可还包括一主体部p2与隆起部p1相连，而栅极结构gs可还于第一方向d1上与主体部p2重叠。主体部p2的一上表面s2可于第一方向d1上低于隆起部p1的一上表面s1，且主体部p2于第一方向d1上的厚度tk1可大于隆起部p1的高度h。在一些实施例中，第一栅极氧化物层20的主体部p2的上表面s2可为主体部p2在第一方向d1上的最上(topmost)表面，第一栅极氧化物层20的隆起部p1的上表面s1可为隆起部p1在第一方向d1上的最上表面，而隆起部p1的高度h可被视为上表面s1与上表面s2于第一方向d1上的高度差或/及距离。此外，凹陷rc的深度dp可被视为凹陷rc的底面bs与半导体基底10的上表面10a于第一方向d1上的高度差或/及距离，或者，凹陷rc的深度dp也可被视为凹陷rc的底面bs与凹陷rc的边缘eg于第一方向d1上的高度差或/及距离。换句话说，当凹陷rc的底面bs为凹陷rc在第一方向d1上的最底面(bottommost surface)时，凹陷rc的深度dp则可代表凹陷rc的最大深度值。
112.在一些实施例中，第一栅极氧化物层20的主体部p2的厚度tk1较佳可大体上等于凹陷rc的深度dp，由此改善过厚的主体部p2对栅极结构gs以及栅极结构gs的制作工艺所造
nitride，tan)、碳化钽(tantalum carbide，tac)、碳化钨(tungsten carbide，wc)、三铝化钛(titanium tri-aluminide，tial3)、氮化铝钛(aluminum titanium nitride，tialn)或其他适合的导电功函数材料，而上述的低电阻层可包括例如钨、铝、铜、铝化钛、钛或其他适合的低电阻材料。
116.请参阅图2与图1。图2所绘示为本发明第一实施例的半导体装置的布局图案示意图。如图1与图2所示，在一些实施例中，主动区图案aa可用以定义半导体装置101的主动区的范围，例如包括有图1中所示的第一区r1与第二区r2的主动区的范围，栅极图案pl可用以定义栅极结构gs或/及栅极结构gs对应的虚置栅极(dummy gate)结构(未绘示)，接触图案ct1与接触图案ct2可分别用以定义对应栅极结构gs的接触结构(未绘示)以及对应形成于主动区中的源极/漏极区的接触结构(未绘示)，而掩模图案m1与掩模图案m2则可用以定义上述的凹陷rc以及第一栅极氧化物层20，但并不以此为限。此外，掩模图案m1的虚线框之内的区域可用以相关制作工艺中所使用的掩模中的开口，而掩模图案m2的虚线框之内的区域可用以相关制作工艺中所使用的掩模部分，但并不以此为限。
117.请参阅图1至图10。图3至图10所绘示为本发明第一实施例的半导体装置的制作方法示意图，其中图4绘示了图3之后的状况示意图，图5绘示了图4之后的状况示意图，图6绘示了图5之后的状况示意图，图7绘示了图6之后的状况示意图，图8绘示了图7之后的状况示意图，图9绘示了图8之后的状况示意图，图10绘示了图9之后的状况示意图，而图1可被视为绘示了图10之后的状况示意图。如图1所示，本实施例的半导体装置101的制作方法可包括下列步骤。首先，提供半导体基底10，半导体基底10包括第一区r1以及与第一区r1相邻的第二区r2。在半导体基底10的第一区r1中形成凹陷rc，且凹陷rc的边缘eg位于第一区r1与第二区r2之间的交界处。在半导体基底10上形成第一栅极氧化物层20，且第一栅极氧化物层20至少部分设置于凹陷rc中。第一栅极氧化物层20包括隆起部p1与凹陷rc的边缘eg相邻设置，且隆起部p1的高度h小于凹陷rc的深度dp。在半导体基底10的第一区r1与第二区r2上形成栅极结构gs，且栅极结构gs于垂直方向(例如第一方向d1)上与第一栅极氧化物层20的隆起部p1重叠。
118.进一步说明，本实施例的制作方法可包括但并不限于下列步骤。举例来说，形成上述的凹陷rc的步骤可包括但并不限于下列步骤。首先，如图3所示，在半导体基底10上形成一衬垫氧化物层12，并于衬垫氧化物层12上形成一掩模层14。在一些实施例中，衬垫氧化物层12可包括氧化硅或其他适合的氧化物材料，而掩模层14可包括氮化硅或其他适合的掩模材料。此外，衬垫氧化物层12与掩模层14可全面性地形成于半导体基底10上，故衬垫氧化物层12与掩模层14可形成于第一区r1与第二区r2上。然后，如图3至图4所示，可移除衬垫氧化物层12的一部分与掩模层14的一部分，用以暴露出半导体基底10的第一区r1的一部分。在一些实施例中，上述移除衬垫氧化物层12的一部分与掩模层14的一部分的方法可包括光刻制作工艺(photolithographic process)或其他适合的图案化方法，且可利用上述图2中的掩模图案m2来定义出图4中的衬垫氧化物层12与掩模层14的位置，例如可对掩模层14与衬垫氧化物层12的一部分进行蚀刻而形成如图4所示的状态，但并不以此为限。
119.然后，如图4至图5所示，可对被暴露出的半导体基底10的第一区r1进行一氧化制作工艺91，用以形成一扩大氧化物层16，而扩大氧化物层16可部分嵌入半导体基底10中且与衬垫氧化物层12相连。在一些实施例中，氧化制作工艺91可包括热氧化制作工艺或其他
适合的氧化方式，用以氧化被暴露出的半导体基底10而形成扩大氧化物层16。在一些实施例中，可使原本被掩模层14与衬垫氧化物层12覆盖的半导体基底10的一部分也被氧化制作工艺91氧化而成为扩大氧化物层16的一部分，故位于边缘的掩模层14可被扩大氧化物层16抬起，但并不以此为限。此外，在一些实施例中，可通过调整氧化制作工艺91的制作工艺条件(例如时间、温度等)控制扩大氧化物层16的大小，使得扩大氧化物层16与衬垫氧化物层12之间的交界处大体上与第一区r1与第二区r2之间的交界处在第一方向d1上重叠，但并不以此为限。
120.然后，如图5至图6所示，移除扩大氧化物层16、衬垫氧化物层12以及掩模层14，用以形成凹陷rc。换句话说，通过调整氧化制作工艺91而控制扩大氧化物层16的厚度，并可进而控制所形成的凹陷rc的深度dp。在一些实施例中，凹陷rc的深度dp可等于凹陷rc的底面bs与半导体基底10的上表面10a于第一方向d1上的高度差或/及距离，此外，凹陷rc的深度dp也可等于凹陷rc的底面bs与凹陷rc的边缘eg于第一方向d1上的高度差或/及距离。
121.然后，如图7所示，在半导体基底10上第一栅极氧化物层20。在一些实施例中，第一栅极氧化物层20可全面性地形成于半导体基底10上，故第一栅极氧化物层20可形成于第一区r1与第二区r2上。此外，在一些实施例中，第一栅极氧化物层20可包括单层或多层的氧化物材料。举例来说，第一栅极氧化物层20可包括一第一层22以及设置于第一层22上的一第二层24，而第二层24的形成方法可不同于第一层22的形成方法。举例来说，在一些实施例中，第一层22可包括由临场蒸气产生(in-situ-steam-generation，issg)制作工艺所形成的氧化物层，而第二层24可包括由原子层沉积(atomic layer deposition，ald)制作工艺所形成的氧化物层，由此可更准确地控制第一栅极氧化物层20形成时的厚度，但并不以此为限。
122.之后，如图8与图9所示，在第一栅极氧化物层20上形成一图案化掩模层32，并以图案化掩模层32为掩模对第一栅极氧化物层20进行一蚀刻制作工艺92，用以移除第二区r2上的第一栅极氧化物层20并形成第一栅极氧化物层20的隆起部p1。在一些实施例中，图案化掩模层32可于蚀刻制作工艺92之后被移除，而图案化掩模层32可利用上述图2中的掩模图案m1来定义出，但并不以此为限。在一些实施例中，图案化掩模层32可未完全覆盖位于凹陷rc上的第一栅极氧化物层20，由此避免所形成的隆起部p1的高度h过大而产生负面影响。换句话说，第二区r2上的第一栅极氧化物层20以及凹陷rc上的第一栅极氧化物层20的一部分可于形成图案化掩模层32之后以及蚀刻制作工艺92中被暴露出，由此可利用蚀刻制作工艺92蚀刻位于凹陷rc的边缘eg附近厚度较厚的第一栅极氧化物层20来达到降低隆起部p1的高度h的效果，但并不以此为限。在一些实施例中，可通过调整上述图2中的掩模图案m1、掩模图案m2或/及掩模图案m1与掩模图案m2之间的间距sp来控制凹陷rc以及形成于凹陷rc上的第一栅极氧化物层20的状况(例如其隆起部p1的高度、位置与大小等)，但并不以此为限。
123.然后，如图10所示，在形成第一栅极氧化物层20之后，可于半导体基底10的第二区r2上形成第二栅极氧化物层34，且第二栅极氧化物层34可薄于第一栅极氧化物层20。在一些实施例中，第二栅极氧化物层34可通过对暴露出的半导体基底10的第二区r2进行一氧化处理而形成，故一部分的半导体基底10可被氧化而成为第二栅极氧化物层34的至少一部分，而半导体基底10的上表面10a于第二栅极氧化物层34形成之后可因此略为降低，但并不以此为限。上述的氧化处理可包括热氧化处理、化学氧化处理或其他适合的氧化方式，而第
二栅极氧化物层34也可视设计需要以其他适合的方式(例如沉积制作工艺)形成。
124.之后，如图10与图1所示，可于第一栅极氧化物层20与第二栅极氧化物层34上形成上述的栅极介电层hk与栅极结构gs，而栅极结构gs可第一方向d1上分别与第一栅极氧化物层20以及第二栅极氧化物层34重叠。在一些实施例中，栅极介电层hk与栅极结构gs可利用一取代金属栅极(replacement metal gate，rmg)制作工艺形成，但并不以此为限。通过将相对较厚的第一栅极氧化物层20形成于凹陷rc中且控制第一栅极氧化物层20的隆起部p1的高度，可降低因为设置相对较厚的第一栅极氧化物层20对于栅极结构gs以及形成栅极结构gs的制作工艺(例如上述的rmg制作工艺)产生负面影响，故可改善半导体装置的电性表现或/及制作工艺良率。
125.下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
126.请参阅图11。图11所绘示为本发明第二实施例的半导体装置102的示意图。如图11所示，半导体装置102可还包括一隔离结构18、一第一间隙壁46、一第二间隙壁48、一介电层50、一轻掺杂区ld1、一轻掺杂区ld2、一阱区w1、一源极/漏极区sd1以及一源极/漏极区sd2。隔离结构18可至少部分设置于半导体基底10中，且隔离结构18可包括单层或多层的绝缘材料例如氧化物绝缘材料(例如氧化硅、聚硅氮烷)或其他适合的绝缘材料。轻掺杂区ld1、轻掺杂区ld2、阱区w1、源极/漏极区sd1以及源极/漏极区sd2可分别包括利用掺杂制作工艺(例如注入制作工艺)于半导体基底10中所形成的掺杂区。源极/漏极区sd1与源极/漏极区sd2可设置于半导体基底10中且分别设置于栅极结构gs于第二方向d2上的相对两侧，轻掺杂区ld1可与源极/漏极区sd1相邻设置，而轻掺杂区ld2可与源极/漏极区sd2相邻设置。
127.在一些实施例中，源极/漏极区sd1可当作一高压半导体元件的漏极区，而源极/漏极区sd2可当作此高压半导体元件的源极区，但并不以此为限。阱区w1可设置于半导体基底10中并部分位于第一栅极氧化物层20的下方，而轻掺杂区ld1与源极/漏极区sd1可设置于阱区w1中。第一间隙壁46与第二间隙壁48可设置于栅极结构gs的侧壁上，而介电层50可设置于半导体基底10上并围绕第一间隙壁46与第二间隙壁48。在一些实施例中，第一间隙壁46、第二间隙壁48与介电层50可分别包括介电材料，例如氧化硅、氮化硅、氮氧化硅或其他适合的介电材料。在一些实施例中，半导体装置102可还包括一开口op1，而开口op1可于第一方向d1上贯穿第一栅极氧化物层20，而源极/漏极区sd1可于第一方向d1上与开口op1对应设置，故源极/漏极区sd1的上表面可于第一方向d1上低于源极/漏极区sd2的上表面，但并不以此为限。
128.请参阅图11至图18。图12至图18所绘示为本实施例的半导体装置的制作方法示意图，其中图13绘示了图12之后的状况示意图，图14绘示了图13之后的状况示意图，图15绘示了图14之后的状况示意图，图16绘示了图15之后的状况示意图，图17绘示了图16之后的状况示意图，图18绘示了图17之后的状况示意图，而图11可被视为绘示了图18之后的部分区域的状况示意图。本实施例的半导体装置的制作方法可包括但并不限于下列步骤。首先，如图12所示，提供半导体基底10，并于半导体基底10中形成凹陷rc。本实施例的凹陷rc的形成方法可与上述第一实施例的形成方法相似，故在此并不再赘述。值得说明的是，本实施例的半导体基底10可还包括一第三区r3、一第四区r4以及一第五区r5，而凹陷rc可设置于半导
体基底10的第一区r1与第三区r3中。
129.然后，如图13所示，形成隔离结构18、阱区w1、轻掺杂区ld1、阱区w3、轻掺杂区ld3以及第一栅极氧化物层20。在一些实施例中，部分的隔离结构18可形成于第一区r1与第三区r3之间的交界处、第二区r2与第四区r4之间的交界处以及第四区r4与第五区r5之间的交界处，但并不以此为限。阱区w1与轻掺杂区ld1可形成于第一区r1中，而阱区w3与轻掺杂区ld3形成于第三区r3中。第一栅极氧化物层20可形成于第一区r1、第二区r2、第三区r3、第四区r4以及第五区r5上且部分位于凹陷rc中。之后，如图13至图14所示，将位于第二区r2与第四区r4上的第一栅极氧化物层20，从而形成上述的第一栅极氧化物层20的隆起部p1与主体部p2。然后，如图14至图15所示，形成上述的第二栅极氧化物层34，并于半导体基底10中形成阱区w4与阱区w5。第二栅极氧化物层34的第一部分34a可形成于第二区r2上，而第二栅极氧化物层34的第二部分34b可形成于第四区r4上。阱区w4可形成于第四区r4中并位于第二栅极氧化物层34的第二部分34b之下，而阱区w5可形成于第五区r5中并位于第一栅极氧化物层20之下。
130.然后，如图15至图16所示，可将第五区r5上的第一栅极氧化物层20移除，并于第五区r5上形成第三栅极氧化物层36。在一些实施例中，第三栅极氧化物层36可薄于第二栅极氧化物层34，但并不以此为限。之后，如图17所示，可于半导体基底10上形成多个虚置栅极结构42、多个栅极盖层44以及多个第一间隙壁46。至少一个虚置栅极结构42可同时形成于第一区r1与第二区r2上，并在第一方向d1上分别与第一栅极氧化物层20以及第二栅极氧化物层34部分重叠。此外，第三区r3、第四区r4以及第五区r5上可分别形成有至少一个虚置栅极结构42，但并不以此为限。各栅极盖层44可设置于对应的虚置栅极结构42上，而各第一间隙壁46可设置于对应的虚置栅极结构42的侧壁上。在一些实施例中，虚置栅极结构42可包括含硅材料例如多晶硅、非晶硅或其他适合的材料，而栅极盖层44可包括氮化硅或其他适合的介电材料。
131.然后，可分别于第二区r2、第四区r4以及第五区r5中形成轻掺杂区ld2、轻掺杂区ld4与轻掺杂区ld5。在一些实施例中，第三区r3中可形成有两个轻掺杂区ld3分别位于第三区r3上的虚置栅极结构42的相对两侧，第四区r4中可形成有两个轻掺杂区ld4分别位于第四区r4上的虚置栅极结构42的相对两侧，而第五区r5中可形成有两个轻掺杂区ld5分别位于第五区r5上的虚置栅极结构42的相对两侧，但并不以此为限。轻掺杂区ld3、轻掺杂区ld4与轻掺杂区ld5可视需要形成的半导体元件特性需求而具有相同或不同的掺杂物。
132.接着，如图18所示，在各第一间隙壁46的侧壁上形成第二间隙壁48，并在半导体基底10中形成源极/漏极区sd1、源极/漏极区sd2、源极/漏极区sd3、源极/漏极区sd4以及源极/漏极区sd5。值得说明的是，为了避免厚度较厚的第一栅极氧化物层20影响源极/漏极区sd1与源极/漏极区sd3的形成，可先形成开口op1与开口op2分别贯穿位于第一区r1上的第一栅极氧化物层20与第三区r3上的第一栅极氧化物层20，用以暴露出源极/漏极区sd1与源极/漏极区sd3所对应的半导体基底10的部分，然后再通过掺杂制作工艺(例如注入制作工艺)于半导体基底10中形成源极/漏极区sd1与源极/漏极区sd3。因此，源极/漏极区sd1可于第一方向d1上对应开口op1，而源极/漏极区sd2可于第一方向d1上对应开口op2。在一些实施例中，源极/漏极区sd1与源极/漏极区sd2位于设置在第一区r1与第二区r2上的虚置栅极结构42的相对两侧，第三区r3中可形成有两个源极/漏极区sd3分别位于第三区r3上的虚置
栅极结构42的相对两侧，第四区r4中可形成有两个源极/漏极区sd4分别位于第四区r4上的虚置栅极结构42的相对两侧，而第五区r5中可形成有两个源极/漏极区sd5分别位于第五区r5上的虚置栅极结构42的相对两侧，但并不以此为限。
133.如图18与图11所示，在一些实施例中，位于第一区r1与第二区r2上的虚置栅极结构42可于第一方向d1上与第一栅极氧化物层20的隆起部p1重叠。此外，可利用一取代金属栅极制作工艺移除虚置栅极结构42，并以栅极结构gs取代虚置栅极结构42，但并不以此为限。进一步说明，在一些实施例中，在形成源极/漏极区sd1、源极/漏极区sd2、源极/漏极区sd3、源极/漏极区sd4以及源极/漏极区sd5之后，可于半导体基底10上全面性地形成介电层50，用以覆盖各虚置栅极结构42。然后，可进行一平坦化制作工艺移除部分的介电层50并将栅极盖层44移除，由此暴露出各虚置栅极结构42。接着，可将被暴露出的各虚置栅极结构42移除而于各区上形成由间隙壁围绕的沟槽，并于沟槽中形成栅极介电层hk与栅极结构gs。上述的平坦化制作工艺可包括化学机械研磨(chemical mechanical polishing，cmp)制作工艺、回蚀刻制作工艺或其他适合的平坦化方法。在一些实施例中，可于移除虚置栅极结构42之后以及形成栅极结构gs之前，在半导体基底10上形成栅极介电层hk，而栅极介电层hk于半导体装置102的剖视图(例如图11)中可大体上具有一u字形结构围绕栅极结构gs，但并不以此为限。此外，虚置栅极结构42也可被视为被栅极介电层hk与栅极结构gs取代，但并不以此为限。
134.在一些实施例中，形成于第一区r1与第二区r2上的半导体装置102可因为具有不同厚度的栅极氧化物层而可因此被应用于不同的操作电压，形成于第三区r3的半导体元件可因为具有相对较厚的栅极氧化物层而可进行相对较高电压的操作，形成于第四区r4的半导体元件可因为具有相对较薄的栅极氧化物层而可进行相对较低电压的操作，而形成于第五区r5的半导体元件则可对应需使用相对更薄的栅极氧化物层的元件(例如核心元件)，但并不以此为限。换句话说，应用于不同操作电压的半导体元件可利用本实施例的制作方法一并形成，由此达到制作工艺整合的效果。此外，通过将相对较厚的第一栅极氧化物层20形成于凹陷rc中且控制第一栅极氧化物层20的隆起部p1的高度，可降低因为设置相对较厚的第一栅极氧化物层20对于栅极结构gs以及形成栅极结构gs的制作工艺(例如上述的取代金属栅极制作工艺)产生负面影响，故可改善半导体装置的电性表现或/及制作工艺良率。
135.请参阅图19。图19所绘示为本发明第三实施例的半导体装置103的示意图。如图19所示，半导体装置103可还包括一漂移区dr设置于半导体基底10中且在第一方向d1上部分位于第一栅极氧化物层20之下。换句话说，半导体装置103的制作方法可还包括在半导体基底10中形成漂移区dr。在一些实施例中，半导体装置103的漏极区(例如源极/漏极区sd1)可部分设置于漂移区dr中且部分设置于阱区w1中。在一些实施例中，隔离结构18的一部分可位于漂移区dr且于第二方向d2上位于第一栅极氧化物层20与源极/漏极区sd1之间，而隔离结构18的另一部分可位于漂移区dr与阱区w1之间，但并不以此为限。在一些实施例中，半导体基底10可具有一第一导电型态或包括有一第一导电型态的区域，而漂移区dr与阱区w1可具有第二导电型态，且第二导电型态可与第一导电型态互补(complementary)，但并不以此为限。举例来说，上述的第一导电型态可为p型，第二导电型态可为n型，故半导体基底10可为p型半导体基底或具有p型阱的半导体基底，漂移区dr与阱区w1可分别为n型阱，而源极/漏极区sd1、源极/漏极区sd2以及轻掺杂区ld2可分别为n型掺杂区，但并不以此为限。通过
本实施例的漂移区dr的设置，可进一步提升半导体装置103的耐压能力，而本实施例的漂移区dr也可视设计需要应用于本发明的其他实施例中。
136.请参阅图20。图20所绘示为本发明第四实施例的半导体装置104的示意图。如图20所示，本实施例的第一栅极氧化物层20可还包括一下凹部p3，而下凹部p3可在第二方向d2上位于隆起部p1与第二栅极氧化物层34之间。下凹部p3的一上表面s3可于第一方向d1上低于主体部p2的上表面s2，而下凹部p3于第二方向d2上的长度l3可短于主体部p2于第二方向d2上的长度l2。在一些实施例中，可利用增加上述图2中的掩模图案m1与掩模图案m2之间的间距sp来进一步降低所形成的第一栅极氧化物层20的隆起部p1的高度h，但此做法会使得较多的第一栅极氧化物层20于上述图8中的蚀刻制作工艺92中被移除而形成本实施例的下凹部p3。因此，可视产品的设计需要调整上述图2中的掩模图案m1与掩模图案m2之间的间距sp以使得第一栅极氧化物层20的隆起部p1的高度h可符合要求或/及可视设计需要决定是否形成下凹部p3。
137.综上所述，在本发明的半导体装置以及其制作方法中，可利用于半导体基底的凹陷中设置栅极氧化物层，由此增加部分的栅极氧化物层的厚度且降低较厚的栅极氧化物层对于栅极结构与其形成方法产生的负面影响，进而可改善半导体装置的电性表现或/及制作工艺良率。
138.以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。