半导体器件的制作方法

半导体器件
1.相关申请的交叉引用
2.本技术要求于2020年9月3日向韩国知识产权局递交的韩国专利申请no.10-2020-0112608的优先权，其全部内容通过引用并入本文。
技术领域
3.本公开涉及一种半导体器件，具体地涉及一种包括场效应晶体管在内的半导体器件。


背景技术：

4.半导体器件可以包括集成电路，该集成电路包括金属氧化物半导体场效应晶体管(mos-fet)。为了满足对具有小的图案尺寸和/或减少的设计规则的半导体器件的不断增长的需求，可以缩小mos-fet。mos-fet的缩小可能导致半导体器件的操作特性变差。正在进行各种研究以克服与半导体器件的缩小相关联的技术限制和/或实现更高性能的半导体器件。


技术实现要素：

5.本发明构思的示例实施例提供了一种具有改善的电特性的半导体器件。
6.根据本发明构思的示例实施例，一种半导体器件可以包括：在衬底上的有源图案；在有源图案上的源/漏图案；与源/漏图案连接的沟道图案，沟道图案包括堆叠并彼此间隔开的半导体图案；跨沟道图案延伸的栅电极；以及在栅电极和源/漏图案之间的内间隔物。半导体图案可以包括在半导体图案的最低高度处的第一半导体图案和在第一半导体图案上的第二半导体图案。栅电极可以包括在衬底和所述第一半导体图案之间的第一部分和在第一半导体图案和第二半导体图案之间的第二部分。内间隔物可以包括在栅电极的第一部分和源/漏图案之间的第一气隙和在栅电极的第二部分和源/漏图案之间的第二气隙。第一气隙的最大宽度可以大于第二气隙的最大宽度。
7.根据本发明构思的示例实施例，一种半导体器件可以包括：在衬底上的有源图案；在有源图案上的源/漏图案；与源/漏图案连接的沟道图案，沟道图案包括堆叠并彼此间隔开的半导体图案；跨沟道图案延伸的栅电极，栅电极包括在衬底和半导体图案中的最下面的半导体图案之间的部分；以及在栅电极的所述部分和源/漏图案之间的内间隔物。内间隔物可以包括内绝缘图案和气隙，所述气隙由内绝缘图案和源/漏图案限定。气隙的宽度可以在垂直于衬底的顶表面的方向上增大，直到宽度达到其最大值，然后宽度可以减小。
8.根据本发明构思的示例实施例，一种半导体器件可以包括：衬底，包括在第一方向上彼此相邻的pmosfet区和nmosfet区；第一有源图案和第二有源图案，分别在pmosfet区和nmosfet区上；第一源/漏图案和第二源/漏图案，分别在第一有源图案和第二有源图案上；第一沟道图案和第二沟道图案，分别与第一源/漏图案和第二源/漏图案连接，并且第一沟道图案和第二沟道图案中的每一个包括顺序堆叠以彼此间隔开的第一半导体图案、第二半
导体图案和第三半导体图案；第一栅电极和第二栅电极，分别跨第一沟道图案和第二沟道图案，并且在第一方向上延伸，第一栅电极和第二栅电极中的每一个包括在衬底和第一半导体图案之间的第一部分、在第一半导体图案和第二半导体图案之间的第二部分、在第二半导体图案和第三半导体图案之间的第三部分、以及在第三半导体图案上的第四部分；内间隔物，在第二栅电极的第一部分至第三部分和第二源/漏图案之间；第一栅极绝缘层和第二栅极绝缘层，分别在第一沟道图案和第一栅电极之间以及在第二沟道图案和第二栅电极之间；第一栅极间隔物和第二栅极间隔物，分别在第一栅电极和第二栅电极的侧表面上；第一栅极封盖图案和第二栅极封盖图案，分别在第一栅电极和第二栅电极的顶表面上；第一层间绝缘层，在第一栅极封盖图案和第二栅极封盖图案上；有源接触部，所述有源接触部穿透第一层间绝缘层并且分别耦接到第一源/漏图案和第二源/漏图案；栅极接触部，所述栅极接触部穿透第一层间绝缘层并且分别耦接到第一栅电极和第二栅电极；在第一层间绝缘层上的第二层间绝缘层；在第二层间绝缘层中的第一金属层，第一金属层包括与有源接触部和栅极接触部电连接的第一互连线；在第二层间绝缘层上的第三层间绝缘层；以及在第三层间绝缘层中的第二金属层。第二金属层可以包括与第一互连线电连接的第二互连线。内间隔物中的每一个可以包括内绝缘图案和气隙，所述气隙由内绝缘图案和第二源/漏图案限定。第二栅电极的第一部分至第三部分中的至少一个部分可以具有凹进的侧表面。内绝缘图案可以包括在内绝缘图案的顶部高度处的第一水平延伸部分、在内绝缘图案的底部高度处的第二水平延伸部分、以及将第一水平延伸部分和第二水平延伸部分彼此连接的突出部分。突出部分可以面向凹进的侧表面并且具有与凹进的侧表面相对应的轮廓。
附图说明
9.根据下列结合附图的简要描述，将更清楚地理解示例实施例。附图表示本文所述的非限制性示例实施例。
10.图1是示出根据本发明构思的示例实施例的半导体器件的平面图。
11.图2a至图2d是分别沿图1的线a-a'、b-b'、c-c'和d-d'截取的截面图。
12.图3是示出图2b的部分m的放大截面图。
13.图4a至图10d是示出制造根据本发明构思的示例实施例的半导体器件的方法的截面图。
14.图11至图19是为说明形成根据本发明构思的示例实施例的内间隔物的方法并且示出图6b和图7b的部分m而提供的放大截面图。
15.图20至图22均是为描述根据本发明构思的示例实施例的半导体器件并且示出图2b的部分m而提供的放大截面图。
16.图23是沿图1的线a-a'截取的用于示出根据本发明构思的示例实施例的半导体器件的截面图。
具体实施方式
17.图1是示出根据本发明构思的示例实施例的半导体器件的平面图。图2a至图2d是分别沿图1的线a-a'、b-b'、c-c'和d-d'截取的截面图。图3是示出图2b的部分m的放大截面图。
18.参考图1以及图2a至图2d，逻辑单元lc可以设置在衬底100上。构成逻辑电路的逻辑晶体管可以设置在逻辑单元lc上。衬底100可以是半导体衬底，其由硅、锗、硅锗等或化合物半导体衬底形成，或者包括硅、锗、硅锗等或化合物半导体衬底。作为示例，衬底100可以是硅晶片。
19.逻辑单元lc可以包括pmosfet区pr和nmosfet区nr。pmosfet区pr和nmosfet区nr可以由在衬底100的上部中形成的第二沟槽tr2限定。换言之，第二沟槽tr2可以设置在pmosfet区pr和nmosfet区nr之间。pmosfet区pr和nmosfet区nr可以在第一方向d1上彼此间隔开，并且第二沟槽tr2插入在它们之间。
20.第一有源图案ap1和第二有源图案ap2可以由在衬底100的上部中形成的第一沟槽tr1限定。第一有源图案ap1和第二有源图案ap2可以分别设置在pmosfet区pr和nmosfet区nr上。第一沟槽tr1可以比第二沟槽tr2更浅。第一有源图案ap1和第二有源图案ap2可以在第二方向d2上延伸。第一有源图案ap1和第二有源图案ap2可以是衬底100的竖直突出部分。
21.可以设置器件隔离层st以填充第一沟槽tr1和第二沟槽tr2。器件隔离层st可以包括氧化硅层。第一有源图案ap1和第二有源图案ap2的上部可以在器件隔离层st上方竖直突出(例如，参见图2d)。器件隔离层st可以不覆盖第一有源图案ap1和第二有源图案ap2的上部。器件隔离层st可以覆盖第一有源图案ap1和第二有源图案ap2的下侧表面。
22.第一有源图案ap1可以包括用作第一沟道图案ch1的上部。第二有源图案ap2可以包括用作第二沟道图案ch2的上部。第一沟道图案ch1和第二沟道图案ch2中的每一个可以包括：顺序堆叠地第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。第一半导体图案至第三半导体图案sp1、sp2和sp3可以在竖直方向(例如，第三方向d3)上彼此间隔开。
23.第一半导体图案至第三半导体图案sp1、sp2和sp3中的每一个可以由硅(si)、锗(ge)或硅锗(sige)形成，或者可以包括硅(si)、锗(ge)或硅锗(sige)。在示例实施例中，第一半导体图案至第三半导体图案sp1、sp2和sp3中的每一个可以由晶体硅形成，或者可以包括晶体硅。
24.多个第一凹部rs1可以形成在第一有源图案ap1的上部中。第一源/漏图案sd1可以分别设置在第一凹部rs1中。第一源/漏图案sd1可以是第一导电类型(例如，p型)的杂质区。第一沟道图案ch1可以插入在每对第一源/漏图案sd1之间。换言之，每对第一源/漏图案sd1可以通过第一沟道图案ch1的堆叠的第一半导体图案至第三半导体图案sp1、sp2和sp3来彼此连接。
25.多个第二凹部rs2可以形成在第二有源图案ap2的上部中。第二源/漏图案sd2可以分别设置在第二凹部rs2中。第二源/漏图案sd2可以是第二导电类型(例如，n型)的杂质区。第二沟道图案ch2可以插入在每对第二源/漏图案sd2之间。换言之，每对第二源/漏图案sd2可以通过第二沟道图案ch2的堆叠的第一半导体图案至第三半导体图案sp1、sp2和sp3来彼此连接。
26.第一源/漏图案sd1和第二源/漏图案sd2可以是通过选择性外延生长(seg)工艺形成的外延图案。作为示例，第一源/漏图案sd1和第二源/漏图案sd2中的每一个的顶表面可以位于与第三半导体图案sp3的顶表面的高度相同或基本相同的高度处。然而，在示例实施例中，第一源/漏图案sd1和第二源/漏图案sd2中的每一个的顶表面可以高于第三半导体图
案sp3的顶表面。
27.第一源/漏图案sd1可以包括晶格常数比衬底100的晶格常数大的半导体材料(例如，sige)。在一些示例实施例中，第一源/漏图案sd1对可以在其之间的第一沟道图案ch1上施加压应力。第二源/漏图案sd2可以由与衬底100相同的半导体材料(例如，si)形成，或者可以包括上述半导体材料。
28.第一源/漏图案sd1中的每一个可以包括顺序堆叠的第一半导体层sel1和第二半导体层sel2。将参考图2a来描述平行于第二方向d2截取的第一源/漏图案sd1的截面形状。
29.第一半导体层sel1可以覆盖第一凹部rs1的内表面。第一半导体层sel1可以在向上的方向上具有减小的厚度。例如，在第一凹部rs1的底层处在第三方向d3上测量的第一半导体层sel1的厚度可以大于在第一凹部rs1的顶层处在第二方向d2上测量的第一半导体层sel1的厚度。由于第一凹部rs1的截面轮廓，第一半导体层sel1可以具有u形截面。
30.第二半导体层sel2可以填充第一凹部rs1中排除第一半导体层sel1的其余空间。第二半导体层sel2的体积可以大于第一半导体层sel1的体积。换言之，第二半导体层sel2的体积与第一源/漏图案sd1的总体积的比率可以大于第一半导体层sel1的体积与第一源/漏图案sd1的总体积的比率。
31.第一半导体层sel1和第二半导体层sel2中的每一个可以由硅锗(sige)形成或包括硅锗(sige)。具体地，第一半导体层sel1可以设置为具有相对低的锗浓度。在其他示例实施例中，第一半导体层sel1可以设置为仅包含硅(si)而不包含锗(ge)。第一半导体层sel1的锗浓度的范围可以从0at％到10at％。
32.第二半导体层sel2可以设置为具有相对高的锗浓度。作为示例，第二半导体层sel2的锗浓度的范围可以从30at％到70at％。第二半导体层sel2的锗浓度可以沿第三方向d3增大。例如，第二半导体层sel2的锗浓度在第一半导体层sel1附近可以是约40at％，但是在其顶层处可以是约60at％。
33.第一半导体层sel1和第二半导体层sel2可以包括杂质(例如，硼)，允许第一源/漏图案sd1具有p型导电性。在示例实施例中，第二半导体层sel2中的杂质的浓度(以at％为单位)可以大于第一半导体层sel1中的杂质的浓度。
34.第一半导体层sel1可以减少或防止在衬底100和第二半导体层sel2之间以及在第一半导体图案至第三半导体图案sp1、sp2和sp3和第二半导体层sel2之间出现堆叠层错。堆叠层错可以导致沟道电阻的增大。堆叠层错可能容易出现在第一凹部rs1的底部上。因此，如果与第一凹部rs1相邻的第一半导体层sel1设置为具有相对大的厚度，则可以减少或防止堆叠层错。
35.在用栅电极ge的第一部分至第三部分po1、po2和po3替换牺牲层sal的过程中，第一半导体层sel1可以保护第二半导体层sel2。例如，第一半导体层sel1可以减少或防止用于去除牺牲层sal的蚀刻材料不期望地蚀刻第二半导体层sel2。
36.可以设置栅电极ge以跨越第一有源图案ap1和第二有源图案ap2并且在第一方向d1上延伸。栅电极ge可以在第二方向d2上以第一间距p1布置。当在平面图中观察时，栅电极ge中的每一个可以与第一沟道图案ch1和第二沟道图案ch2重叠。
37.栅电极ge可以包括插入在衬底100和第一半导体图案sp1之间的第一部分po1、插入在第一半导体图案sp1和第二半导体图案sp2之间的第二部分po2、插入在第二半导体图
案sp2和第三半导体图案sp3之间的第三部分po3、以及在第三半导体图案sp3上的第四部分po4。
38.返回参考图2a，pmosfet区pr上的栅电极ge的第一部分至第三部分po1、po2和po3可以具有彼此不同的宽度。例如，第三部分po3在第二方向d2上的最大宽度可以大于第二部分po2在第二方向d2上的最大宽度。第一部分po1在第二方向d2上的最大宽度可以大于第三部分po3在第二方向d2上的最大宽度。
39.返回参考图2d，栅电极ge可以设置在第一半导体图案至第三半导体图案sp1、sp2和sp3中的每一个的顶表面ts、底表面bs和相对的侧表面sw上。换言之，根据本示例实施例的逻辑晶体管可以是三维场效应晶体管(例如，多桥沟道场效应晶体管(mbcfet))，其中栅电极ge设置为三维地围绕沟道图案。
40.返回参考图1以及图2a至图2d，一对栅极间隔物gs可以分别设置在栅电极ge的第四部分po4的相对侧表面上。栅极间隔物gs可以沿栅电极ge且在第一方向d1上延伸。栅极间隔物gs的顶表面可以高于栅电极ge的顶表面。栅极间隔物gs的顶表面可以与第一层间绝缘层110的顶表面共面，将在下面对其进行描述。栅极间隔物gs可以由sicn、sicon或sin中的至少一种形成，或者可以包括sicn、sicon或sin中的至少一种。在示例实施例中，栅极间隔物gs可以具有包括至少两层的多层结构，每一层由sicn、sicon或sin制成。
41.可以在栅电极ge上设置栅极封盖图案gp。栅极封盖图案gp可以沿栅电极ge且在第一方向d1上延伸。栅极封盖图案gp可以由相对于第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料形成或包括上述材料，将在下面对其进行描述。例如，栅极封盖图案gp可以由sion、sicn、sicon或sin中的至少一种形成，或者可以包括sion、sicn、sicon或sin中的至少一种。
42.栅极绝缘层gi可以插入在栅电极ge和第一沟道图案ch1之间、以及插入在栅电极ge和第二沟道图案ch2之间。栅极绝缘层gi可以覆盖第一半导体图案至第三半导体图案sp1、sp2和sp3中的每一个的顶表面ts、底表面bs和相对的侧表面sw。栅极绝缘层gi可以覆盖栅电极ge下方的器件隔离层st的顶表面(例如，参见图2d)。
43.在示例实施例中，栅极绝缘层gi可以包括氧化硅层、氮氧化硅层和/或高k介电层。高k介电层可以由介电常数比氧化硅的介电常数高的高k介电材料中的至少一种形成或包括上述高k介电材料中的至少一种。作为示例，高k介电材料可以由以下中的至少一种形成或包括以下中的至少一种：氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和/或铌酸铅锌。
44.在其他示例实施例中，半导体器件可以包括使用负电容器的负电容(nc)fet。例如，栅极绝缘层gi可以包括表现出铁电材料性质的铁电层和表现出顺电(paraelectric)材料性质的顺电层。
45.铁电层可以具有负电容，并且顺电层可以具有正电容。在两个或更多个电容器串联连接并且每个电容器具有正电容的示例实施例中，总电容可以小于电容器中的每一个电容器的电容。相反，在串联连接的电容器中的至少一个具有负电容的示例实施例中，串联连接的电容器的总电容可以具有正值并且可以大于每个电容的绝对值。
46.在具有负电容的铁电层和具有正电容的顺电层串联连接的示例实施例中，串联连
接的铁电层和顺电层的总电容可以增大。由于总电容的这种增大，包括铁电层的晶体管可以在室温下具有比60mv/十倍(mv/decade)小的亚阈值摆幅(ss)。
47.铁电层可以具有铁电材料性质。铁电层可以由以下中的至少一种形成或包括以下中的至少一种：例如，氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和/或氧化铅锆钛。在此，氧化铪锆可以是掺杂有锆(zr)的氧化铪。备选地，氧化铪锆可以是由铪(hf)、锆(zr)和/或氧(o)组成的化合物。
48.铁电层还可以包括掺杂剂。例如，掺杂剂可以包括以下中的至少一种：铝(al)、钛(ti)、铌(nb)、镧(la)、钇(y)、镁(mg)、硅(si)、钙(ca)、铈(ce)、镝(dy)、铒(er)、钆(gd)、锗(ge)、钪(sc)、锶(sr)和/或锡(sn)。铁电层中的掺杂剂的种类可以根据铁电层中包括的铁电材料而变化。
49.在铁电层包括氧化铪的示例实施例中，铁电层中的掺杂剂可以包括以下中的至少一种：例如，钆(gd)、硅(si)、锆(zr)、铝(al)和/或钇(y)。
50.在掺杂剂是铝(al)的示例实施例中，铁电层中的铝的含量的范围可以从3at％到8at％(原子百分比)。在此，作为掺杂剂的铝的含量可以是铝原子的数量与铪原子和铝原子的数量的比率。
51.在掺杂剂是硅(si)的示例实施例中，铁电层中的硅的含量的范围可以从2at％到10at％。在掺杂剂是钇(y)的示例实施例中，铁电层中的钇的含量的范围可以从2at％到10at％。在掺杂剂是钆(gd)的示例实施例中，铁电层中的钆的含量的范围可以从1at％到7at％。在掺杂剂是锆(zr)的示例实施例中，铁电层中的锆的含量的范围可以从50at％到80at％。
52.顺电层可以具有顺电材料性质。顺电层可以由例如氧化硅和/或高k金属氧化物中的至少一种形成，或者可以包括例如氧化硅和/或高k金属氧化物中的至少一种。可以用作顺电层的金属氧化物可以包括例如氧化铪、氧化锆和/或氧化铝中的至少一种，但是本发明构思不限于这些示例。
53.铁电层和顺电层可以由相同的材料形成或包括相同的材料。铁电层可以具有铁电材料性质，而顺电层可以不具有铁电材料性质。例如，在铁电层和顺电层包含氧化铪的示例实施例中，铁电层中的氧化铪的晶体结构可以与顺电层中的氧化铪的晶体结构不同。
54.铁电层可以仅在其处于特定的厚度范围内时才表现出铁电材料性质。在示例实施例中，铁电层可以具有范围从0.5nm至10nm的厚度，但是本发明构思不限于这个示例。因为与出现铁电材料性质相关联的临界厚度根据铁电材料的种类而变化，所以铁电层的厚度可以根据铁电材料的种类而改变。
55.作为示例，栅极绝缘层gi可以包括单个铁电层。作为另一示例，栅极绝缘层gi可以包括彼此间隔开的多个铁电层。栅极绝缘层gi可以具有多个铁电层和多个顺电层交替地堆叠的多层结构。
56.栅电极ge可以包括第一金属图案和第一金属图案上的第二金属图案。第一金属图案可以设置在栅极绝缘层gi上，并且可以与第一半导体图案至第三半导体图案sp1、sp2和sp3相邻。第一金属图案可以包括功函数金属，该功函数金属可以用于调整晶体管的阈值电压。通过调整第一金属图案的厚度和成分，可以实现具有期望的阈值电压的晶体管。例如，栅电极ge的第一部分至第三部分po1、po2和po3可以由第一金属图案或功函数金属组成。
57.第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括选自由钛(ti)、钽(ta)、铝(al)、钨(w)和钼(mo)组成的组中的至少一种金属以及氮(n)。在示例实施例中，第一金属图案还可以包括碳(c)。第一金属图案可以包括堆叠的多个功函数金属层。
58.第二金属图案可以包括电阻低于第一金属图案的电阻的金属材料。例如，第二金属图案可以包括选自由钨(w)、铝(al)、钛(ti)和钽(ta)组成的组中的至少一种金属。例如，栅电极ge的第四部分po4可以包括第一金属图案和第一金属图案上的第二金属图案。
59.返回参考图2b，内间隔物ip可以设置在nmosfet区nr上。内间隔物ip中的每一个可以插入在第二源/漏图案sd2与栅电极ge的第一部分至第三部分po1、po2和po3中的对应的一个之间。内间隔物ip可以与第二源/漏图案sd2直接接触。栅电极ge的第一部分至第三部分po1、po2和po3中的每一个可以通过内间隔物ip与第二源/漏图案sd2间隔开。将参考图3更详细地描述内间隔物ip。
60.第一层间绝缘层110可以设置在衬底100上。第一层间绝缘层110可以覆盖栅极间隔物gs、以及第一源/漏图案sd1和第二源/漏图案sd2。第一层间绝缘层110的顶表面可以与栅极封盖图案gp的顶表面和栅极间隔物gs的顶表面基本上共面。第二层间绝缘层120可以形成在第一层间绝缘层110上以覆盖栅极封盖图案gp。在示例实施例中，第一层间绝缘层110和第二层间绝缘层120中的至少一个可以包括氧化硅层。
61.可以在逻辑单元lc的两侧设置一对划分结构db，该对划分结构db在第二方向d2上彼此相对。划分结构db可以在第一方向d1上延伸并且与栅电极ge平行。彼此相邻的划分结构db和栅电极ge之间的间距可以等于第一间距p1。
62.划分结构db可以设置为穿透第一层间绝缘层110和第二层间绝缘层120，并且可以延伸到第一有源图案ap1和第二有源图案ap2中。划分结构db可以穿透第一有源图案ap1和第二有源图案ap2中的每一个的上部。划分结构db可以将逻辑单元lc的pmosfet区pr和nmosfet区nr与同其相邻的另一逻辑单元的有源区分开。
63.第一有源图案ap1和第二有源图案ap2中的每一个的上部还可以包括与划分结构db相邻的牺牲层sal。牺牲层sal可以被堆叠以彼此间隔开。牺牲层sal中的每一个可以位于与栅电极ge的第一部分至第三部分po1、po2和po3中的对应的一个相同的高度处。划分结构db可以设置为穿透牺牲层sal。
64.牺牲层sal可以由硅锗(sige)形成或包括硅锗(sige)。牺牲层sal中的每一个的锗浓度的范围可以从10at％到30at％。牺牲层sal的锗浓度可以高于上述第一半导体层sel1的锗浓度。
65.有源接触部ac可以设置为穿透第一层间绝缘层110和第二层间绝缘层120，并且可以分别电连接到第一源/漏图案sd1和第二源/漏图案sd2。一对有源接触部ac可以分别设置在栅电极ge的两侧。当在平面图中观察时，有源接触部ac可以具有在第一方向d1上延伸的条形状。
66.有源接触部ac可以是自对准接触部。例如，可以通过使用了栅极封盖图案gp和栅极间隔物gs的自对准工艺来形成有源接触部ac。在示例实施例中，有源接触部ac可以覆盖栅极间隔物gs的侧表面的至少一部分。虽然未示出，但是有源接触部ac可以设置为覆盖栅极封盖图案gp的顶表面的一部分。
67.可以在有源接触部ac和第一源/漏图案sd1之间以及有源接触部ac和第二源/漏图
案sd2之间插入硅化物图案sc。有源接触部ac可以通过硅化物图案sc电连接到源/漏图案sd1或sd2。硅化物图案sc可以由金属硅化物材料(例如，硅化钛、硅化钽、硅化钨、硅化镍和硅化钴)中的至少一种形成或包括上述金属硅化物材料中的至少一种。
68.与栅电极ge电连接的栅极接触部gc可以设置为穿透第二层间绝缘层120和栅极封盖图案gp。参考图2b，与栅极接触部gc相邻的有源接触部ac中的每一个的上部区域可以填充有上绝缘图案uip。因此，可以减少或防止当栅极接触部gc与同其相邻的有源接触部ac接触时可能出现的工艺故障(例如，短路)。
69.有源接触部ac和栅极接触部gc中的每一个可以包括导电图案fm和包围导电图案fm的屏障图案bm。例如，导电图案fm可以由铝、铜、钨、钼或钴中的至少一种金属形成或包括上述金属中的至少一种金属。屏障图案bm可以设置为覆盖导电图案fm的侧表面和底表面。在示例实施例中，屏障图案bm可以包括金属层和金属氮化物层。金属层可以由钛、钽、钨、镍、钴或铂中的至少一种形成，或者可以包括钛、钽、钨、镍、钴或铂中的至少一种。金属氮化物层可以包括以下中的至少一种：氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、氮化镍(nin)、氮化钴(con)或氮化铂(ptn)。
70.第一金属层m1可以设置在第三层间绝缘层130中。第一金属层m1可以包括第一下互连线m1_r、第二下互连线m1_i和下通路(via)vi1。下通路vi1可以设置在第一下互连线m1_r和第二下互连线m1_i下方。
71.第一下互连线m1_r中的每一个可以在第二方向d2上延伸以跨越逻辑单元lc。第一下互连线m1_r中的每一个可以是电源线。例如，漏极电压vdd或源极电压vss可以施加到第一下互连线m1_r。
72.参考图1，在第二方向d2上延伸的第一单元边界cb1可以定义在逻辑单元lc的区域中。在第二方向d2上延伸的第二单元边界cb2可以定义在逻辑单元lc的与第一单元边界cb1相对的区域中。被施加漏极电压vdd(例如，电源电压)的第一下互连线m1_r可以设置在第一单元边界cb1上。被施加漏极电压vdd的第一下互连线m1_r可以沿第一单元边界cb1且在第二方向d2上延伸。被施加源极电压vss(例如，地电压)的第一下互连线m1_r可以设置在第二单元边界cb2上。被施加源极电压vss的第一下互连线m1_r可以沿第二单元边界cb2且在第二方向d2上延伸。
73.第二下互连线m1_i可以在第一方向d1上设置在分别被施加漏极电压vdd和源极电压vss的第一下互连线m1_r之间。第二下互连线m1_i中的每一个可以是在第二方向d2上延伸的线形或条形图案。第二下互连线m1_i可以布置为在第一方向d1上以第二间距p2彼此间隔开。第二间距p2可以小于第一间距p1。
74.下通路vi1可以设置在第一金属层m1的第一下互连线m1_r和第二下互连线m1_i下方。可以在有源接触部ac与第一下互连线m1_r和第二下互连线m1_i之间分别插入下通路vi1。可以在栅极接触部gc和第二下互连线m1_i之间分别插入下通路vi1。
75.第一金属层m1的下互连线m1_r或m1_i和其下方的下通路vi1可以通过单独的工艺来形成。换言之，下互连线m1_r或m1_i中的每一个和下通路vi1可以是单个镶嵌工艺。根据本示例实施例的半导体器件可以使用亚20nm工艺制造。
76.第二金属层m2可以设置在第四层间绝缘层140中。第二金属层m2可以包括上互连线m2_i。上互连线m2_i中的每一个可以是沿第一方向d1延伸的线形或条形图案。换言之，上
互连线m2_i可以在第一方向d1上延伸以彼此平行。当在平面图中查看时，上互连线m2_i可以与栅电极ge平行。上互连线m2_i可以在第二方向d2上以第三间距p3布置。第三间距p3可以小于第一间距p1。第三间距p3可以大于第二间距p2。
77.第二金属层m2还可以包括上通路vi2。上通路vi2可以设置在上互连线m2_i下方。上通路vi2可以分别插入在下互连线m1_r和m1_i与上互连线m2_i之间。
78.第二金属层m2的上互连线m2_i和其下方的上通路vi2可以通过相同的工艺来形成并且可以形成单个对象。换言之，第二金属层m2的上互连线m2_i和上通路vi2可以通过双镶嵌工艺来形成。
79.第一金属层m1的下互连线m1_r和m1_i以及第二金属层m2的上互连线m2_i可以由相同的材料或不同的导电材料形成，或者可以包括相同的材料或不同的导电材料。例如，下互连线m1_r和m1_i以及上互连线m2_i可以由金属材料(例如，铝、铜、钨、钼或钴)中的至少一种形成或包括上述金属材料中的至少一种。
80.在示例实施例中，虽然未示出，但是还可以在第四层间绝缘层140上堆叠附加的金属层(例如，m3、m4、m5等)。堆叠的金属层中的每一个可以包括路由线。
81.现在将参考图3更详细地描述nmosfet区nr上的内间隔物ip。内间隔物ip可以分别插入在栅电极ge的第一部分至第三部分po1、po2和po3与第二源/漏图案sd2之间。内间隔物ip中的每一个可以包括内绝缘图案isp和气隙ag。
82.栅电极ge的第一部分至第三部分po1、po2和po3中的每一个可以包括凹进的侧表面rsw。凹进的侧表面rsw可以在远离第二源/漏图案sd2的方向上凹进。内绝缘图案isp可以设置为与凹进的侧表面rsw相邻并且可以面向凹进的侧表面rsw。栅极绝缘层gi可以插入在内绝缘图案isp和凹进的侧表面rsw之间。
83.内绝缘图案isp可以具有字母“c”的形状。具体地，内绝缘图案isp可以包括：第一水平延伸部分hp1和第二水平延伸部分hp2，它们分别设置在内间隔物ip的顶部高度和底部高度处；以及突出部分prp，其设置为将第一水平延伸部分hp1和第二水平延伸部分hp2彼此连接。第一水平延伸部分hp1和第二水平延伸部分hp2中的每一个可以在第一方向d2上延伸。第一水平延伸部分hp1和第二水平延伸部分hp2中的每一个可以与半导体图案sp1、半导体图案sp2或半导体图案sp3直接接触。
84.作为示例，内绝缘图案isp的第一水平延伸部分hp1和第二水平延伸部分hp2可以在第二方向d2上具有不同的长度。第二水平延伸部分hp2可以比第一水平延伸部分hp1长。
85.突出部分prp可以在第三方向d3上延伸，以将第一水平延伸部分hp1和第二水平延伸部分hp2彼此连接。突出部分prp可以设置为面向凹进的侧表面rsw。突出部分prp可以具有与凹进的侧表面rsw相对应的轮廓。换言之，突出部分prp可以在远离第二源/漏图案sd2的方向上突出。突出部分prp可以朝栅电极ge的部分po1、po2或po3突出。
86.第二源/漏图案sd2的侧表面osw可以包括第一侧表面osw1和第二侧表面osw2。第一侧表面osw1可以与气隙ag接触，并且第二侧表面osw2可以与半导体图案sp1、sp2或sp3接触。第二源/漏图案sd2的底表面obs可以与第二凹部rs2的底部(例如，衬底100)接触。
87.内绝缘层isp可以由低k介电材料中的至少一种形成或包括低k介电材料中的至少一种。低k介电材料可以包括氧化硅或介电常数比氧化硅的介电常数小的介电材料。例如，低k介电材料可以包括氧化硅、掺杂氟或碳的氧化硅、多孔氧化硅或有机聚合介电材料。
88.气隙ag可以插入在内绝缘图案isp和第二源/漏图案sd2之间。气隙ag可以由第一水平延伸部分hp1和第二水平延伸部分hp2、突出部分prp以及第一侧表面osw1包围。气隙ag可以是由第一水平延伸部分hp1和第二水平延伸部分hp2、突出部分prp以及第一侧表面osw1限定的空空间。气隙ag可以填充有空气或气体物质。
89.气隙ag可以包括衬底100与第一半导体图案sp1之间的第一气隙ag1、第一半导体图案sp1与第二半导体图案sp2之间的第二气隙ag2、以及第二半导体图案sp2与第三半导体图案sp3之间的第三气隙ag3。
90.在示例实施例中，第一气隙ag1在第二方向d2上的宽度可以沿第三方向d3而改变。具体地，第一气隙ag1的宽度可以在第三方向d3上增大直到达到其最大值，然后可以减小。第一气隙ag1可以具有在其底部高度处的第一宽度w1、在其中间高度处的第二宽度w2、以及在其顶部高度处的第三宽度w3。第二宽度w2可以大于第一宽度w1，并且第一宽度w1可以大于第三宽度w3。也就是说，第一气隙ag1的宽度可以在其中间高度处具有最大宽度w2。
91.第二气隙ag2的最大宽度可以是第四宽度w4，并且第三气隙ag3的最大宽度可以是第五宽度w5。第一气隙至第三气隙ag1、ag2和ag3的最大宽度可以彼此不同。例如，第一气隙ag1的最大宽度w2可以大于第二气隙ag2的最大宽度w4，并且第二气隙ag2的最大宽度w4可以大于第三气隙ag3的最大宽度w5。也就是说，第一气隙至第三气隙ag1、ag2和ag3的最大宽度可以在第三方向d3上逐渐减小。
92.根据本示例实施例，气隙ag的体积可以大于内间隔物ip的体积。换言之，内间隔物ip中的气隙ag的体积百分比可以大于内间隔物ip中的内绝缘图案isp的体积百分比。因此，内间隔物ip的介电常数可以主要由气隙ag确定。因此，内间隔物ip的介电常数可以下降到接近空气的介电常数的值。
93.由于插入在栅电极ge和第二源/漏图案sd2之间的介电材料(例如，内间隔物ip)，可以在栅电极ge和第二源/漏图案sd2之间形成寄生电容器。寄生电容器的存在可以导致半导体器件的性能和电特性变差。
94.根据本发明构思的示例实施例，内间隔物ip可以具有非常低的介电常数，因为内间隔物ip被设置为由低k介电材料形成的内绝缘图案isp和气隙ag的组合。由于内间隔物ip的低的介电常数，栅电极ge与第二源/漏图案sd2之间的寄生电容器可以具有低电容。因此，根据本发明构思的示例实施例的半导体器件可以设置为具有改善的性能和电特性。
95.图4a至图10d是示出制造根据本发明构思的示例实施例的半导体器件的方法的截面图。具体地，图4a、图5a、图6a、图7a、图8a、图9a和图10a是与图1的线a-a'相对应的截面图。图6b、图7b、图8b、图9b和图10b是与图1的线b-b'相对应的截面图。图6c、图7c、图8c、图9c和图10c是与图1的线c-c'相对应的截面图。图4b、图5b、图6d、图7d、图8d、图9d和图10d是与图1的线d-d'相对应的截面图。图11至图19是示出图6b和图7b的部分m并且示出形成根据本发明构思的示例实施例的内间隔物的方法的截面图。
96.参考图4a和图4b，可以设置包括pmosfet区pr和nmosfet区nr在内的衬底100。可以形成交替地堆叠在衬底100上的牺牲层sal和有源层acl。牺牲层sal可以由硅(si)、锗(ge)或硅锗(sige)中的至少一种形成或包括硅(si)、锗(ge)或硅锗(sige)中的至少一种，并且有源层acl可以由硅(si)、锗(ge)或硅锗(sige)中的至少一种形成或包括硅(si)、锗(ge)或硅锗(sige)中的至少一种。
97.例如，牺牲层sal可以由硅锗(sige)形成或包括硅锗(sige)，并且有源层acl可以由硅(si)形成或包括硅(si)。牺牲层sal中的每一个的锗浓度的范围可以从10at％到30at％。
98.可以分别在衬底100的pmosfet区pr和nmosfet区nr上形成掩模图案。掩模图案可以是在第二方向d2上延伸的线形或条形图案。
99.可以执行将掩模图案用作蚀刻掩模的第一图案化工艺，以形成限定第一有源图案ap1和第二有源图案ap2的第一沟槽tr1。可以分别在pmosfet区pr和nmosfet区nr上形成第一有源图案ap1和第二有源图案ap2。第一有源图案ap1和第二有源图案ap2中的每一个可以包括交替地堆叠在其上部中的牺牲层sal和有源层acl。
100.可以在衬底100上执行第二图案化工艺，以形成限定pmosfet区pr和nmosfet区nr的第二沟槽tr2。第二沟槽tr2可以形成为比第一沟槽tr1深。
101.可以在衬底100上形成器件隔离层st以填充第一沟槽tr1和第二沟槽tr2。例如，可以在衬底100上形成绝缘层以覆盖第一有源图案ap1和第二有源图案ap2。可以通过使绝缘层凹进直到暴露出牺牲层sal来形成器件隔离层st。
102.器件隔离层st可以由绝缘材料(例如，氧化硅)形成或包括上述绝缘材料。第一有源图案ap1和第二有源图案ap2中的每一个可以包括在器件隔离层st上方突出的上部。例如，第一有源图案ap1和第二有源图案ap2中的每一个的上部可以在器件隔离层st上方竖直地突出。
103.参考图5a和图5b，可以在衬底100上形成牺牲图案pp，以跨越第一有源图案ap1和第二有源图案ap2。牺牲图案pp中的每一个可以形成为具有在第一方向d1上延伸的线形或条形。牺牲图案pp可以在第二方向d2上以特定的间距布置。
104.具体地，形成牺牲图案pp可以包括：在衬底100上形成牺牲层；在牺牲层上形成硬掩模图案mp；以及使用硬掩模图案mp作为蚀刻掩模来图案化牺牲层。牺牲层可以由多晶硅形成或包括多晶硅。
105.一对栅极间隔物gs可以形成在牺牲图案pp中的每一个牺牲图案的相对的侧表面上。形成栅极间隔物gs可以包括：在衬底100上保形地形成栅极间隔物层并且各向异性地蚀刻栅极间隔物层。栅极间隔物层可以由sicn、sicon或sin中的至少一种形成或包括sicn、sicon或sin中的至少一种。备选地，栅极间隔物层可以是包括sicn、sicon或sin中的至少两种的多层结构。
106.参考图6a至图6d，第一凹部rs1可以形成在第一有源图案ap1的上部中。第二凹部rs2可以形成在第二有源图案ap2的上部中。在形成第一凹部rs1和第二凹部rs2期间，器件隔离层st可以在第一有源图案ap1和第二有源图案ap2中的每一个的两侧凹进(例如，参见图6c)。
107.具体地，可以通过使用硬掩模图案ma和栅极间隔物gs作为蚀刻掩模蚀刻第一有源图案ap1的上部，来形成第一凹部rs1。第一凹部rs1中的每一个可以形成在每对牺牲图案pp之间。第二有源图案ap2的上部中的第二凹部rs2可以通过与用于第一凹部rs1的方法相同的方法来形成。
108.参考图7a至图7d，第一源/漏图案sd1可以分别形成在第一凹部rs1中。具体地，可以执行将第一凹部rs1的内表面用作种子层的第一seg工艺，以形成第一半导体层sel1。可
以将通过第一凹部rs1暴露的第一半导体图案至第三半导体图案sp1、sp2和sp3以及衬底100用作种子，来生长第一半导体层sel1。作为示例，第一seg工艺可以包括化学气相沉积(cvd)工艺或分子束外延(mbe)工艺。
109.第一半导体层sel1可以由晶格常数比衬底100的晶格常数大的半导体材料(例如，sige)形成或包括上述半导体材料。第一半导体层sel1可以形成为具有相对低的锗浓度。在其他示例实施例中，第一半导体层sel1可以设置为仅包含硅(si)而不包含锗(ge)。第一半导体层sel1的锗浓度的范围可以从0at％到10at％。
110.可以通过在第一半导体层sel1上执行第二seg工艺来形成第二半导体层sel2。可以形成第二半导体层sel2以完全填充第一凹部rs1。第二半导体层sel2可以设置为具有相对高的锗浓度。作为示例，第二半导体层sel2的锗浓度的范围可以从30at％到70at％。
111.第一半导体层sel1和第二半导体层sel2可以构成第一源/漏图案sd1。在第一seg工艺和第二seg工艺期间，第一半导体层sel1和第二半导体层sel2可以原位掺杂有杂质。备选地，在形成第一源/漏图案sd1之后，第一源/漏图案sd1可以掺杂有杂质。第一源/漏图案sd1可以掺杂为具有第一导电类型(例如，p型)。
112.第二源/漏图案sd2可以分别形成在第二凹部rs2中。具体地，可以通过将第二凹部rs2的内表面用作种子层的seg工艺来形成第二源/漏图案sd2。在示例实施例中，第二源/漏图案sd2可以由与衬底100的半导体材料相同的半导体材料(例如，si)形成或包括上述半导体材料。第二源/漏图案sd2可以掺杂为具有第二导电类型(例如，n型)。可以在第二源/漏图案sd2和牺牲层sal之间分别形成内间隔物ip。将参考图11至图19更详细地描述内间隔物ip和第二源/漏图案sd2的形成。
113.参考图8a至图8d，可以形成第一层间绝缘层110，以覆盖第一源/漏图案sd1和第二源/漏图案sd2、硬掩模图案mp和栅极间隔物gs。作为示例，第一层间绝缘层110可以包括氧化硅层。
114.第一层间绝缘层110可以被平坦化以暴露牺牲图案pp的顶表面。可以使用回蚀或化学机械抛光(cmp)工艺来执行平坦化第一层间绝缘层110。所有的硬掩模图案mp可以在平坦化工艺期间去除。因此，第一层间绝缘层110的顶表面可以与牺牲图案sap的顶表面和栅极间隔物gs的顶表面共面。
115.在示例实施例中，可以选择性地去除已暴露的牺牲图案pp。作为去除牺牲图案pp的结果，可以形成第一空空间et1，以暴露第一有源图案ap1和第二有源图案ap2(例如，参见图8d)。
116.在示例实施例中，可以不去除牺牲图案pp中的一些牺牲图案pp。例如，可以不去除单元边界上的牺牲图案pp。具体地，可以在不应该去除的一些牺牲图案pp上形成掩模层，以减少或防止它们被牺牲图案pp的选择性去除工艺去除。作为去除牺牲图案pp的结果，第一有源图案ap1和第二有源图案ap2可以通过第一空空间et1而暴露。第一有源图案ap1和第二有源图案ap2中的每一个有源图案的牺牲层sal可以通过第一空空间et1而暴露。
117.参考图9a至图9d，可以选择性地去除通过第一空空间et1而暴露的牺牲层sal。具体地，可以用以下方式执行蚀刻工艺：仅选择性地去除牺牲层sal而不蚀刻第一半导体图案至第三半导体图案sp1、sp2和sp3。
118.可以将蚀刻工艺选择为对具有相对高的锗浓度的材料(例如，sige)表现高蚀刻速
率。例如，蚀刻工艺可以对锗浓度高于10at％的硅锗具有高蚀刻速率。
119.在蚀刻工艺期间，可以从pmosfet区pr和nmosfet区nr去除牺牲层sal。蚀刻工艺可以是湿法蚀刻工艺。可以蚀刻工艺中使用的蚀刻材料选择为快速地去除具有相对高的锗浓度的牺牲层sal。同时，在蚀刻工艺期间，pmosfet区pr中的第一源/漏图案sd1可以由具有相对低的锗浓度的第一半导体层sel1保护。
120.返回参考图9d，因为选择性地去除了牺牲层sal，所以仅第一半导体图案至第三半导体图案sp1、sp2和sp3可以留在第一有源图案ap1和第二有源图案ap2中的每一个上。也就是说，作为去除牺牲层sal的结果，可以形成第二空空间et2。第二空空间et2可以在第一半导体图案至第三半导体图案sp1、sp2和sp3之间形成。
121.参考图10a至图10d，栅极绝缘层gi可以在第一空空间et1和第二空空间et2中保形地形成。栅电极ge可以形成在栅极绝缘层gi上。可以形成栅电极ge以填充第一空空间et1和第二空空间et2。具体地，栅电极ge可以包括填充第二空空间et2的第一部分至第三部分po1、po2和po3。栅电极ge还可以包括填充第一空空间et1的第四部分po4。可以在栅电极ge上形成栅极封盖图案gp。
122.返回参考图1以及图2a至图2d，第二层间绝缘层120可以形成在第一层间绝缘层110上。第二层间绝缘层120可以包括氧化硅层。可以形成有源接触部ac以穿透第二层间绝缘层120和第一层间绝缘层110并且电连接到第一源/漏图案sd1和第二源/漏图案sd2。可以形成栅极接触部gc以穿透第二层间绝缘层120和栅极封盖图案gp并且电连接到栅电极ge。
123.一对划分结构db可以形成在逻辑单元lc的两侧。可以形成划分结构db以穿透第二层间绝缘层120、牺牲图案pp的剩余部分、以及牺牲图案pp下方的有源图案ap1或有源图案ap2的上部。划分结构db可以由绝缘材料(例如，氧化硅或氮化硅)中的至少一种形成或包括上述绝缘材料中的至少一种。
124.可以在有源接触部ac和栅极接触部gc上形成第三层间绝缘层130。可以在第三层间绝缘层130中形成第一金属层m1。可以在第三层间绝缘层130上形成第四层间绝缘层140。可以在第四层间绝缘层140中形成第二金属层m2。
125.将参考图11至图19更详细地描述内间隔物ip和第二源/漏图案sd2的形成。参考图11，第二凹部rs2可以形成在一对牺牲图案pp之间。第二凹部rs2在第二方向d2上的宽度可以沿第三方向d3增大。第一半导体图案至第三半导体图案sp1、sp2和sp3和衬底100可以通过第二凹部rs2而暴露。牺牲层sal可以通过第二凹部rs2而暴露。
126.参考图12，可以通过各向同性蚀刻工艺来选择性地蚀刻已暴露的牺牲层sal。具体地，可以通过第二凹部rs2通过湿蚀刻工艺使已暴露的牺牲层sal凹进。作为牺牲层sal凹进的结果，可以形成第三凹部rs3。第三凹部rs3中的每一个可以是在远离第二凹部rs2的方向上水平凹进的区域。作为示例，因为形成了第三凹部rs3，所以牺牲层sal中的至少一个可以形成为具有凹进的侧表面rsw。
127.参考图13，可以在第二凹部rs2和第三凹部rs3中保形地形成内绝缘层isl。内绝缘层isl可以形成为恰好部分地填充第三凹部rs3。换言之，内绝缘层isl的厚度t1可以小于第三凹部rs3在第三方向d3上的高度h1的一半(例如，t1《h1/2)。例如，内绝缘层isl可以由氧化硅或介电常数比氧化硅的介电常数低的低k介电材料中的至少一种形成或包括氧化硅或上述低k介电材料中的至少一种。
128.参考图14，可以形成保护层ptl以完全填充覆盖有内绝缘层isl的第三凹部rs3。保护层ptl可以由相对于内绝缘层isl具有蚀刻选择性的材料中的至少一种形成或包括上述材料中的至少一种。例如，保护层ptl可以由氧化铝或氧化硅中的至少一种形成或包括氧化铝或氧化硅中的至少一种。
129.参考图15，可以执行各向同性蚀刻工艺以选择性地蚀刻保护层ptl。可以执行蚀刻工艺以暴露第一半导体图案至第三半导体图案sp1、sp2和sp3上的内绝缘层isl。例如，可以蚀刻保护层ptl以暴露内绝缘层isl的覆盖第一半导体图案至第三半导体图案sp1、sp2和sp3的侧表面的部分。
130.参考图16，可以蚀刻内绝缘层isl的通过蚀刻保护层ptl而暴露的部分。例如，可以通过蚀刻步骤去除内绝缘层isl的已暴露的部分，因此，内绝缘图案isp可以分别位于第三凹部rs3中。因为去除了内绝缘层isl的已暴露的部分，所以第一半导体图案至第三半导体图案sp1、sp2和sp3和衬底100可以通过第二凹部rs2再次暴露。
131.参考图17，可以完全去除保护层ptl的其余部分。可以用与选择性地蚀刻保护层ptl的上述工艺中的方式相同或基本相同的方式执行保护层ptl的去除。因为完全去除了保护层ptl，所以仅内绝缘图案isp可以留在第三凹部rs3中。第三凹部rs3的除了内绝缘图案isp以外的其余空间可以是空空间。
132.参考图18，可以通过seg工艺形成外延层epl，在该seg工艺中，通过第二凹部rs2暴露的第一半导体图案至第三半导体图案sp1、sp2和sp3和衬底100被用作种子层。外延层epl可以不在内绝缘图案isp上生长。
133.外延层epl可以以特定的方向性生长。外延层epl可以主要在朝向第二凹部rs2的中部的方向上生长。换言之，在朝向第二凹部rs2的中部的方向上外延层epl的生长速度可以最快。由于内绝缘图案isp，可以减少或防止外延层epl在第三凹部rs3中生长。因此，可以生长外延层epl以主要填充第二凹部rs2而不是第三凹部rs3。
134.参考图19，因为外延层epl形成为填充第二凹部rs2，所以第二源/漏图案sd2可以形成在第二凹部rs2中。具体地，可以合并分别从第一半导体图案至第三半导体图案sp1、sp2和sp3和衬底100生长的外延层epl，以形成第二源/漏图案sd2中的每一个。
135.由于外延层epl的生长的方向性，第二源/漏图案sd2可以形成为填充第二凹部rs2而不填充第三凹部rs3。因此，未填充有第二源/漏图案sd2的第三凹部rs3的其余空间可以被定义为气隙ag。因为内间隔物ip包括由低k介电材料形成的内绝缘图案isp和气隙ag，所以内间隔物ip可以形成为具有接近空气的介电常数的介电常数。
136.第三凹部rs3中的内绝缘图案isp和气隙ag可以构成内间隔物ip。牺牲层sal可以通过内间隔物ip与第二源/漏图案sd2间隔开。
137.图20至图22均是为描述根据本发明构思的示例实施例的半导体器件且示出图2b的部分m而提供的放大截面图。在以下描述中，为了简洁，先前参考图1、图2a至图2d以及图3描述的元件可以通过相同的附图标记来识别，而不再赘述。
138.参考图20，气隙ag可以包括间隙区agr和从间隙区agr朝向第二源/漏图案sd2延伸的突出区agp。间隙区agr可以被内绝缘图案isp包围。突出区agp可以被第二源/漏图案sd2包围。
139.具体地，将示例性地描述第二气隙ag2。第二气隙ag2的间隙区agr可以在第三方向
d3上具有第二高度h2。第二气隙ag2的突出区agp可以在第三方向d3上具有第三高度h3。第三高度h3可以随着与间隙区agr的距离的增大而减小。第三高度h3的最大值可以大于第二高度h2。因此，第二气隙ag2可以具有箭头形状。第二源/漏图案sd2的第一侧表面osw1可以具有凹轮廓，该凹轮廓与突出区agp的突出形状相对应。
140.参考图21，气隙ag可以包括间隙区agr和突出区agp。具体地，将示例性地描述第二气隙ag2。第二气隙ag2的间隙区agr可以具有第二高度h2。第二气隙ag2的突出区agp可以具有第四高度h4。第四高度h4可以随着与间隙区agr的距离的增大而减小。然而，与图20的结构不同，第四高度h4的最大值可以等于或小于第二高度h2。因此，第二气隙ag2可以具有五边形形状。
141.参考图22，第二源/漏图案sd2可以包括延伸到气隙ag中的突出图案sdp。突出图案sdp可以延伸到气隙ag中但是可以不填充气隙ag的整个内部空间。
142.具体地，将示例性地描述第二气隙ag2。第二气隙ag2可以具有第二高度h2。突出图案sdp可以在第三方向d3上具有第五高度h5。第五高度h5可以随着与第二源/漏图案sd2的距离的增大而减小。第五高度h5的最大值可以等于或小于第二高度h2。第二气隙ag2可以具有冠形状。
143.与图3的结构不同，第一气隙ag1的宽度可以在第三方向d3上减小直到达到其最小值，然后可以增大。具体地，第一气隙ag1的第二宽度w2可以小于第一宽度w1。第一气隙ag1的第二宽度w2可以小于第三宽度w3。
144.如之前参考图3以及图20至图22所描述的，根据本发明构思的示例实施例的气隙ag可以具有各种形状。气隙ag的形状可以依赖于内绝缘图案isp的厚度、以及先前参考图18描述的seg工艺的工艺条件。具体地，图18的外延层epl的生长方向可以根据seg工艺的工艺条件而改变，因此，气隙ag的形状可以进行不同地改变。
145.图23是沿图1的线a-a'截取的用于示出根据本发明构思的示例实施例的半导体器件的截面图。在以下描述中，为了简洁，先前参考图1、图2a至图2d以及图3描述的元件可以通过相同的附图标记来识别，而不再赘述。
146.参考图23，与nmosfet区nr相似，内间隔物ip也可以设置在pmosfet区pr上。换言之，内间隔物ip可以分别插入在栅电极ge的第一部分至第三部分po1、po2和po3和第一源/漏图案sd1之间。pmosfet区pr上的内间隔物ip中的每一个可以包括与nmosfet区nr上的内绝缘图案isp和气隙ag相同的内绝缘图案isp和气隙ag。
147.pmosfet区pr上的内间隔物ip可以减小栅电极ge和第一源/漏图案sd1之间的寄生电容。因此，可以改善nmosfet区nr和pmosfet区pr两者中的半导体器件的性能和电特性。
148.在使用seg工艺生长sige层的示例实施例中，可能很容易在形成于绝缘层(例如，氮化硅层或氧化硅层)上的sige层上形成缺陷。因此，如果内间隔物ip仅由绝缘层组成，那么可能在第一源/漏图案sd1中形成缺陷，因为通过使用seg工艺生长sige层来形成第一源/漏图案sd1。然而，根据本发明构思的示例实施例，因为内间隔物ip主要由气隙ag组成，所以可以减小或防止在sige层的生长工艺期间形成缺陷。因此，根据本发明构思的示例实施例，可以减小或防止在第一源/漏图案sd1中形成缺陷，并且由此减小或防止半导体器件的性能变差。
149.根据本发明构思的示例实施例，一种半导体器件可以包括内间隔物，该内间隔物
设置在栅电极和第二源/漏图案之间并且具有非常低的介电常数。因此，可以减小栅电极和第二源/漏图案之间的寄生电容并且改善半导体器件的性能和电特性。
150.虽然已具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以对其进行形式和细节上的改变。