接口器件、存储器封装和存储器系统的制作方法

接口器件、存储器封装和存储器系统
1.相关申请的交叉引用
2.本技术基于2020年6月22日向韩国知识产权局递交的韩国专利申请no.10-2020-0075938并要求该韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体并入本文。
技术领域
3.本发明构思涉及存储器件，更具体地，涉及用于在存储器件与存储器控制器之间进行接口连接的器件、以及包括该器件的封装和系统。


背景技术：

4.随着半导体工艺的发展，包括半导体存储器件的数据存储器件被用于各种应用中。例如，可以在服务器中使用包括多个半导体存储器件的高容量存储设备，而可以在个人计算机中使用包括相对少量的半导体存储器件的低容量存储设备。尽管各种存储设备可以包括相同的半导体存储器件，但是根据存储设备中的每个存储设备的容量、速度等，各种存储设备可以包括不同的组件。这样的不同组件可能限制存储设备中的多芯片封装(mcp)的使用，该存储设备包括多个半导体存储器件并提供高可靠性和容量(例如，在存储器系统中)。


技术实现要素：

5.本发明构思提供了一种用于多芯片封装的接口器件以及包括该接口器件的存储设备，其中可以根据存储设备的需求而自适应地使用该接口器件。
6.根据本发明构思的一个方面，提供了一种多个存储器件与存储器控制器之间的接口器件，该接口器件包括：处理电路，被配置为：提供用于与存储器控制器通信的多个控制器通道，提供用于与多个存储器件通信的多个存储器通道，并且在第一模式下将多个控制器通道中的每一个连接到多个存储器通道中的至少一个并在第二模式下将多个控制器通道中的至少一个与多个存储器通道断开连接。
7.根据本发明构思的一个方面，提供了一种存储器封装，包括：多个存储器件；以及多个存储器件和存储器控制器之间的至少一个接口器件，至少一个接口器件被配置为提供用于与存储器控制器通信的多个控制器通道和用于与多个存储器件通信的多个存储器通道，其中，至少一个接口器件被配置为：在第一模式下将多个控制器通道中的每一个连接到多个存储器通道中的至少一个，并且在第二模式下将多个控制器通道中的至少一个与多个存储器通道断开连接。
8.根据本发明构思的一个方面，提供了一种存储器系统，包括：存储器控制器，被配置为提供用于与主机通信的主机通道；以及第一存储器封装，包括多个存储器件和接口器件，接口器件被配置为基于从第一存储器封装的外部接收的第一信号来设置控制器通道的数量，控制器通道用于与存储器控制器通信，其中，存储器控制器和多个存储器件被配置为
通过由接口器件启用的至少一个控制器通道而彼此通信。
附图说明
9.根据以下结合附图的详细描述，将更清楚地理解本发明构思的示例实施例，在附图中：
10.图1是示出了根据本发明构思的示例实施例的存储器系统的框图；
11.图2a和图2b是示出了根据本发明构思的一些示例实施例的存储器系统的示例的框图；
12.图3是示出了根据本发明构思的示例实施例的存储器封装的框图；
13.图4是示出了根据本发明构思的示例实施例的接口器件的框图；
14.图5是示出了根据本发明构思的示例实施例的路由电路的框图；
15.图6a和图6b是示出了根据本发明构思的示例实施例的设置为不同模式的存储器封装的框图；
16.图7a和图7b是示出了根据本发明构思的示例实施例的设置为不同模式的存储器封装的框图；
17.图8a和图8b是示出了根据本发明构思的一些示例实施例的存储器封装的示例的框图；
18.图9a、图9b和图9c是示出了根据本发明构思的一些示例实施例的存储器封装的示例的截面图；
19.图10是示出了根据本发明构思的示例实施例的接口器件的上表面的示图；
20.图11是示出了根据本发明构思的示例实施例的存储器系统的截面图；
21.图12是示出了根据本发明构思的示例实施例的接口器件的框图；
22.图13a和图13b是示出了根据本发明构思的示例实施例的存储器系统的示例的框图；以及
23.图14是示出了根据本发明构思的示例实施例的用于影响存储器件与存储器控制器之间的接口的方法的流程图。
具体实施方式
24.虽然本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件和/或部分，但是这些元件、组件和/或部分不应受这些术语限制。这些术语仅用于将一个元件、组件或部分与另一元件、组件或部分加以区分。因此，在不脱离本公开的范围的前提下，以下讨论的第一元件、组件或部分也可以称作第二元件、组件或部分。
25.图1是示出了根据本发明构思的示例实施例的存储器系统10的框图。存储器系统10可以指包括半导体存储器件的存储设备。例如，存储器系统10可以包括固态驱动器(ssd)、通用闪存(ufs)、嵌入式ufs、多媒体卡(mmc)、嵌入式mmc等。存储器系统10可以与主机(例如，图2a中的5a或图2b中的5b)通信并响应于主机提供的请求来存储数据。如图1所示，存储器系统10可以包括存储器封装12和存储器控制器14，但是不限于此。例如，在一些实施例中，如以下参考图2a和图2b所述，存储器系统10可以包括多个存储器封装。
26.存储器控制器14可以被配置为从主机接收请求并且通过控制存储器封装12来对
该请求进行响应。例如，存储器控制器14可以被配置为从主机接收写入请求，并且将与写入请求一起提供的数据存储在存储器封装12中。此外，存储器控制器14可以被配置为从主机接收读取请求，并且响应于读取请求而将存储在存储器封装12中的数据提供给主机。
27.存储器封装12可以被配置为通过至少一个通道与存储器控制器14通信。例如，如图1所示，存储器封装12可以被配置为通过第一控制器通道c_ch1至第m控制器通道c_chm(其中，m是大于0的整数)与存储器控制器14通信。如稍后将参考附图描述的，存储器封装12可以被配置为基于从存储器封装12的外部提供的模式信号md(本文中也称为第一信号)来设置启用的控制器通道的数量，并且还可以通过启用的控制器通道与存储器控制器14通信，但是例如可以不使用禁用的控制器通道。在本文中，由存储器封装12支持的最大数量的控制器通道可以被称为可用控制器通道。如图1所示，存储器封装12可以包括接口器件12_0和第一存储器件12_1至第n存储器件12_n(其中，n是大于1的整数)。
28.接口器件12_0可以被配置为提供存储器控制器14与多个存储器件(即，第一存储器件12_1至第n存储器件12_n)之间的接口。例如，如图1所示，接口器件12_0可以被配置为提供用于与存储器控制器14通信的第一控制器通道c_ch1至第m控制器通道c_chm，并且提供用于与第一存储器件12_1至第n存储器件12_n通信的第一存储器通道m_ch1至第n存储器通道m_chn。在一些实施例中，第一控制器通道c_ch1至第m控制器通道c_chm中的每一个可以具有与第一存储器通道m_ch1至第n存储器通道m_chn中的每一个相同的协议。例如，第一控制器通道c_ch1至第m控制器通道c_chm和第一存储器通道m_ch1至第n存储器通道m_chn中的每一个可以包括数据线、时钟线、命令线和/或地址线。另外，至少一条线(例如，数据线)可以是双向信号线。
29.接口器件12_0可以被配置为从存储器封装12的外部接收模式信号md，以基于模式信号md启用第一控制器通道c_ch1至第m控制器通道c_chm中的要用于与存储器控制器14通信的控制器通道，并禁用其余的控制器通道。例如，接口器件12_0可以被配置为将启用的控制器通道连接到第一存储器通道m_ch1至第n存储器通道m_chn中的至少一个，而禁用的控制器通道与第一存储器通道m_ch1至第n存储器通道m_chn断开连接。在本文中，将两个通道相连可以指形成信号路径(例如，连接)，其中从一个通道发送的信号可以通过该信号路径传输到另一通道，而将通道断开连接可以指阻止信号路径中的传输，其中从一个通道发送的信号将通过该信号路径传输到另一通道。因此，如稍后将参考图2a和图2b描述的，可以增加存储器封装12的可用性。稍后将参考图3、图4、图5等描述接口器件12_0的示例实施例。
30.第一存储器件12_1至第n存储器件12_n可以被配置为通过第一存储器通道m_ch1至第n存储器通道m_chn从接口器件12_0接收命令、地址和/或数据，并将数据提供给接口器件12_0。第一存储器件12_1至第n存储器件12_n中的每一个可以包括单个和/或多个存储器芯片(和/或存储器管芯)。第一存储器件12_1至第n存储器件12_n可以包括通过半导体工艺制造的半导体存储器件。例如，第一存储器件12_1至第n存储器件12_n可以包括非暂时性计算机可读存储器件，例如，易失性存储器件(例如，静态随机存取存储器(sram)和/或动态随机存取存储器(dram))、非易失性存储器件(例如，闪存、电可擦可编程只读存储器(eeprom)、电阻性随机存取存储器(rram)、磁阻随机存取存储器(mram)、交叉点存储器和/或相变随机存取存储器(pcram))、和/或其组合。
31.以下描述的存储器控制器14、接口器件12_0和/或其构成组件可以包括处理电路
和/或被包括在该处理电路中，该处理器电路例如是包括逻辑电路的硬件；诸如执行软件的处理器之类的硬件/软件组合；或其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(cpu)、算术逻辑单元(alu)、数字信号处理器、微型计算机、现场可编程门阵列(fpga)、可编程逻辑单元、微处理器、专用集成电路(asic)等。
32.图2a和图2b是示出了根据本发明构思的一些示例实施例的存储器系统的示例的框图。图2a和图2b的框图示出了存储器系统20a和20b以及主机5a和5b，其中使用图1的存储器封装12对存储器系统20a和20b进行不同的配置。在下文中，将参考图1描述图2a和图2b，并且将省略对图2a和图2b的重复描述。
33.参考图2a，存储器系统20a可以通过主机通道h_ch与主机5a通信。主机5a可以指可以通过主机通道h_ch访问存储器系统20a的设备。例如，主机5a可以包括处理器电路，例如，硬件(诸如中央处理单元(cpu)、数字信号处理器(dsp)、图形处理单元(gpu)和/或神经网络处理单元(npu))，其均包括至少一个逻辑电路和/或核、和/或硬件/软件组合。例如，主机5a可以包括通过逻辑综合而设计的硬件加速器。另外，存储器系统20a可以被配置为可拆卸地耦接到主机5a，并且主机5a可以包括与存储器系统20a连接的计算系统。主机通道h_ch可以基于任意接口，并且作为非限制性示例，可以基于串行高级技术附件(sata)接口、外围组件互连快速(pcie)接口、通用串行总线(usb)接口、通用闪存(ufs)接口、emmc接口等。
34.与图2b的存储器系统20b相比，存储器系统20a可以向主机5a提供更高的数据存储容量。例如，主机5a和存储器系统20a可以包括在服务器和/或高性能计算系统中。如图2a所示，存储器系统20a可以包括存储器控制器22a和第一存储器封装24_1至第八存储器封装24_8。然而，示例实施例不限于此，并且可以包括例如大于或小于八个的多个存储器封装24。第一存储器封装24_1至第八存储器封装24_8中的每一个可以与图1的存储器封装12相对应，并且可以被配置为由模式信号md进行设置以使用多个控制器通道之一与存储器控制器22a通信。例如，如图2a所示，存储器控制器22a可以被配置为提供第一控制器通道c_ch1至第四控制器通道c_ch4，并且第一存储器封装24_1和第二存储器封装24_2可以通过第一控制器通道c_ch1与存储器控制器22a通信，第三存储器封装24_3和第四存储器封装24_4可以通过第二控制器通道c_ch2与存储器控制器22a通信，第五存储器封装24_5和第六存储器封装24_6可以通过第三控制器通道c_ch3与存储器控制器22a通信，并且第七存储器封装24_7和第八存储器封装24_8可以通过第四控制器通道c_ch4与存储器控制器22a通信。
35.存储器系统20a可以包括多个存储器封装(例如，第一存储器封装24_1至第八存储器封装24_8)以提供高数据存储容量，而存储器控制器22a可以提供有限数量的控制器通道。因此，两个或更多个存储器封装可以连接到一个控制器通道。然而，随着与控制器通道连接的存储器封装的数量的增加，由于寄生元件的增加，通过控制器通道传输的信号的特性(例如，信号完整性(si))可能下降。因此，为了最小化与控制器通道的连接同时提供存储器控制器22a对更多存储器件的访问，第一存储器封装24_1至第八存储器封装24_8中的每一个可以包括接口器件12_0。
36.参考图2b，与图2a的存储器系统20a相比，存储器系统20b可以被配置为通过主机通道h_ch与主机5b通信并且向主机5b提供相对低的存储容量。例如，主机5b和存储器系统20b可以包括在诸如台式计算机之类的固定型个人计算系统中，或者可以包括在诸如膝上型计算机、移动电话、可穿戴设备等便携式个人计算系统中。另外，主机5b和存储器系统20b
可以作为组件包括在家用电器、车辆等中，和/或可以包括在物联网(iot)设备中。
37.存储器系统20b可以包括存储器控制器22b以及第一存储器封装26_1和第二存储器封装26_2，如图2b所示。然而，示例实施例不限于此，并且可以包括例如多于两个的多个存储器封装26。第一存储器封装26_1至第二存储器封装26_2中的每一个可以与图1的存储器封装12相对应，并且可以被配置为由模式信号md进行设置以使用多个控制器通道中的两个控制器通道与存储器控制器22b通信。例如，如图2b所示，存储器控制器22b可以被配置为提供第一控制器通道c_ch1至第四控制器通道c_ch4。第一存储器封装26_1可以被配置为通过第一控制器通道c_ch1和第二控制器通道c_ch2与存储器控制器22b通信，并且第二存储器封装26_2可以被配置为通过第三控制器通道c_ch3和第四控制器通道c_ch4与存储器控制器22b通信。
38.与图1的存储器封装12不同，当在图2a的存储器系统20a和图2b的存储器系统20b中使用提供固定控制器通道的存储器封装时，图2a的第一存储器封装24_1至第八存储器封装24_8中的每一个可以与图2b的第一存储器封装26_1和第二存储器封装26_2中的每一个不同。例如，如以上参考图1所描述的，图1的接口器件12_0可以通过模式信号md来设置控制器通道的数量，因此包括接口器件12_0在内的存储器封装可以在图2a的存储器系统20a和图2b的存储器系统20b二者中使用。结果，通常可以用于各种存储设备的存储器封装可以是可用的，因此由于存储器封装的更高可用性，可以降低包括存储器封装(例如，存储器系统)在内的存储设备的成本。在下文中，将参考包括提供了两个可用控制器通道(m＝2)的接口电路在内的存储器封装来描述本发明构思的一些示例实施例，但是需要注意的是，本发明构思的示例实施例也可以应用于包括提供了多于两个的可用控制器通道(m＞2)的接口电路在内的存储器封装。
39.图3是示出了根据本发明构思的示例实施例的存储器封装30的框图。图3的框图示出了包括接口器件32的存储器封装30，该接口器件32提供了两个可用控制器通道(m＝2)和四个存储器通道(n＝4)。如图3所示，存储器封装30可以包括接口器件32和第一存储器件34_1至第四存储器件34_4。在下文中，将省略与图1的描述重复的图3的描述。
40.接口器件32可以包括控制器接口电路32_2、路由电路32_4和存储器接口电路32_6。控制器接口电路32_2可以被配置为将第一控制器通道c_ch1和第二控制器通道c_ch2提供给路由电路32_4，以用于与存储器控制器(例如，图1中的存储器控制器14)进行通信。控制器接口电路32_2在本文中可以被称为第一接口电路。在一些实施例中，控制器接口电路32_2可以包括与包括在第一控制器通道c_ch1和第二控制器通道c_ch2中的信号线连接的缓冲器(和/或缓冲器放大器)，可以被配置为向路由电路324提供来自已经通过第一控制器通道c_ch1和第二控制器通道c_ch2接收到信号的缓冲器的输出信号，和/或还通过第一控制器通道c_ch1和第二控制器通道c_ch2提供来自已经从路由电路32_4接收到信号的缓冲器的输出信号。稍后将参考图4描述控制器接口电路32_2的示例。
41.存储器接口电路32_6可以被配置为向路由电路32_4提供用于与第一存储器件34_1至第四存储器件34_4通信的第一存储器通道m_ch1至第四存储器通m_ch4。存储器接口电路32_6在本文中也可以被称为第二接口电路。在一些实施例中，存储器接口电路32_6可以包括与包括在第一存储器通道m_ch1至第四存储器通道m_ch4中的信号线连接的缓冲器(和/或缓冲器放大器)，以向路由电路32_4提供来自已经通过第一存储器通道m_ch1至第四
存储器通道m_ch4接收到信号的缓冲器的输出信号，和/或通过四个存储器通道m_ch1至m_ch4向第一存储器件34_1至第四存储器件34_4提供来自已经从路由电路32_4接收到信号的缓冲器的输出信号。稍后将参考图4描述存储器接口电路32_6的示例。
42.路由电路32_4可以被配置为从存储器封装30的外部接收模式信号md，并且基于模式信号md将第一控制器通道c_ch1和/或第二控制器通道c_ch2连接到第一存储器通道m_ch1至第四存储器通道m_ch4中的至少一个，和/或将第一控制器通道c_ch1和/或第二控制器通道c_ch2与第一存储器通道m_ch1至第四存储器通道m_ch4断开连接。
43.图4是示出了根据本发明构思的示例实施例的接口器件40的框图。具体地，图4的框图示出了图3的接口器件32的示例实施例。如以上参考图3所述，图4的接口器件40可以连接在第一控制器通道c_ch1和第二控制器通道c_ch2与第一存储器通道m_ch1至第四存储器通道m_ch4之间，并且可以包括控制器接口电路42、路由电路44和存储器接口电路46。在下文中，将省略与图3的描述重复的图4的描述。
44.如关于图1所指出的，在一些实施例中，第一控制器通道c_ch1和第二控制器通道c_ch2以及第一存储器通道m_ch1至第四存储器通道m_ch4中的每一个可以基于相同的协议。例如，第一控制器通道c_ch1可以包括数据选通信号线dqs_c1、数据线dq_c1[7：0]和控制信号线ctr_c1，第二控制器通道c_ch2可以包括数据选通信号线dqsc2、数据线dq_c2[7：0]和控制信号线ctr_c2。类似地，第一存储器通道m_ch1可以包括数据选通信号线dqs_m1、数据线dq_m1[7：0]和控制信号线ctr_m1，第四存储器通道m_ch4可以包括数据选通信号线dqs_m4、数据线dq_m4[7：0]和控制信号线ctr_m4。
[0045]
控制器接口电路42和存储器接口电路46可以包括多个缓冲器。例如，控制器接口电路42可以包括与双向信号线连接的一对缓冲器和与单向信号线连接的缓冲器。类似地，存储器接口电路46还可以包括与双向信号线连接的一对缓冲器和与单向信号线连接的缓冲器。缓冲器可以具有高输入阻抗，并且可以被配置为通过放大输入信号来生成输出信号。
[0046]
路由电路44可以被配置为从接口器件40的外部接收模式信号md，如图4中的虚线箭头所示。路由电路44可以以各种方式从接口器件40的外部和/或从包括接口器件40在内的存储器封装的外部获得模式信号md。稍后将参考图8a和图8b来描述获得模式信号md的示例。路由电路44可以被配置为基于模式信号md而被设置为第一模式或第二模式。在本文中，接口器件40和包括路由电路44在内的存储器封装在被设置为第一模式时可以被称为设置为第一模式，并且接口器件40和包括路由电路44在内的存储器封装在被设置为第二模式时可以被称为设置为第二模式。
[0047]
路由电路44可以被配置为在第一模式下将第一控制器通道c_ch1和第二控制器通道c_ch2中的每一个连接到第一存储器通道m_ch1至第四存储器通道m_ch4中的至少一个。例如，在第一控制器通道c_ch1连接到第一存储器通道m_ch1的情况下，路由电路44可以被配置为形成信号路径，使得来自控制器接口电路42的缓冲器的输出信号(例如，与第一控制器通道c_ch1相对应的信号)被提供给与第一存储器通道m_ch1相对应的存储器接口电路46的缓冲器，以将第一控制器通道c_ch1连接到第一控制器通道m_ch1。此外，路由电路44可以被配置为形成信号路径，使得来自存储器接口电路46的缓冲器的输出信号(例如，与第一控制器通道c_ch1相对应的信号)被提供给与第一控制器通道c_ch1相对应的控制器接口电路42的缓冲器。
[0048]
路由电路44可以被配置为在第二模式下将第一控制器通道c_ch1和第二控制器通道c_ch2之一与第一存储器通道m_ch1至第四存储器通道m_ch4断开连接。例如，在第二控制器通道c_ch2被断开连接的情况下，路由电路44可以对与第二控制器通道c_ch2相对应的控制器接口电路42的缓冲器进行禁用(例如，断电)，以将第二控制器通道c_ch2与第一存储器通道m_ch1至第四存储器通道m_ch4断开连接。
[0049]
路由电路44可以包括各种器件以基于模式信号md形成信号路径和/或阻止信号传输。在一些实施例中，路由电路44可以包括要基于模式信号md进行控制的各种器件，并且可以包括例如开关、复用器、解复用器等。在一些实施例中，路由电路44可以包括逻辑电路，该逻辑电路基于模式信号md来生成用于启用和/或禁用包括在控制器接口电路42中的多个缓冲器和包括在存储器接口电路46中的多个缓冲器的控制信号。此外，在一些实施例中，路由电路44可以包括各种元件以改善信号完整性，如以下参考图5所描述的。
[0050]
图5是示出了根据本发明构思的示例实施例的路由电路50的框图。具体地，图5的框图示出了用于改善根据模式信号md形成的信号路径上的信号完整性的路由电路50的元件，其可以分别是例如图3的路由电路32_4和/或图4的路由电路44的示例实施例。在一些实施例中，图5所示的路由电路50的元件可以对应于单个控制器通道，并且路由电路50还可以包括与每个可用控制器通道相对应的元件。如图5所示，路由电路50可以包括控制逻辑器件51、时钟发生器52、重定时电路53以及第一复用器54至第四复用器57。
[0051]
控制逻辑器件51可以被配置为根据从存储器控制器接收的第一控制信号ctr_c来生成第二控制信号ctr_m，并将第二控制信号ctr_m提供给存储器件。控制逻辑器件51可以例如通过接收如图5中的虚线所示的模式信号md和/或通过对第一控制信号ctr_c进行解码来获得模式信号md。控制逻辑器件51可以被配置为基于第一控制信号ctr_c的解码结果和/或模式信号md来控制时钟发生器52。在一些实施例中，第一控制信号ctr_c和第二控制信号ctr_m中的每一个可以包括写启用信号、读启用信号、地址锁存器启用信号、命令锁存器启用信号等。
[0052]
时钟发生器52可以被配置为根据从存储器控制器接收的第一数据选通信号dqs_c和/或从存储器件接收的第二数据选通信号dqs_m来生成时钟信号clk，并将时钟信号clk提供给重定时电路53。此外，时钟发生器52可以被配置为将根据第一数据选通信号dqs_c生成的数据选通信号提供给第一复用器54，和/或将根据第二数据选通信号dqs_m生成的数据选通信号提供给第三复用器56。
[0053]
重定时电路53可以被配置为通过基于时钟信号clk调整从存储器控制器接收的第一数据信号dq_c[7：0]的定时来生成数据信号和/或将数据信号提供给第二复用器55。此外，重定时电路53可以被配置为通过基于时钟信号clk调整从存储器件接收的第二数据信号dq_m[7：0]的定时来生成数据信号和/或将数据信号提供给第四复用器57。
[0054]
控制逻辑器件51可以被配置为基于模式信号md来控制第一复用器54至第四复用器57。例如，控制逻辑器件51可以在第一模式下(例如，在该第一模式下，每个可用控制器通道连接到至少一个存储器通道)控制从存储器控制器接收的信号到存储器件的传输。因此，第一复用器54可以输出第一数据选通信号dqs_c作为第二数据选通信号dqs_m，并且第三复用器56可以输出第二数据选通信号dqs_m作为第一数据选通信号dqs_c。此外，第二复用器55可以输出第一数据信号dq_c[7：0]作为第二数据信号dq_m[7：0]，并且第四复用器57可以
输出第二数据信号dq_m[7：0]作为第一数据信号dq_c[7：0]。另一方面，控制逻辑器件51可以被配置为在第二模式下(例如，在该第二模式下，可用控制器通道中的至少一个与存储器通道断开连接)控制通过调整从存储器控制器接收的信号的定时而生成的信号到存储器件的传输。因此，在第二模式下，第一复用器54可以输出时钟发生器52的输出信号作为第二数据选通信号dqs_m，并且第三复用器56可以输出时钟发生器52的输出信号作为第一数据选通信号dqs_c。此外，第二复用器55可以输出重定时电路53的输出信号作为第二数据信号dq_m[7：0]，并且第四复用器57可以输出重定时电路53的输出信号作为第一数据信号dq_m[7：0]。因此，在与一个控制器通道连接的存储器通道的数量相对较大的第二模式下，可以防止信号完整性的下降。
[0055]
图6a和图6b是示出了根据发明构思的一些示例实施例的被设置为不同模式的存储器封装的框图。具体地，图6a的框图示意性地示出了被设置为第一模式的存储器封装60a，并且图6b的框图示意性地示出了被设置为第二模式的存储器封装60b。
[0056]
参考图6a，存储器封装60a可以包括接口器件62a和第一存储器件64_1至第四存储器件64_4。接口器件62a可以被配置为基于模式信号md而被设置为第一模式，并且可以与图2b的第一存储器封装26_1和第二存储器封装26_2中的每一个相对应。例如，如图6a所示，第一控制器通道c_ch1可以连接到第一存储器通道m_ch1和第二存储器通道m_ch2，并且第二控制器通道c_ch2可以连接到第三存储器通道m_ch3和第四存储器通道m_ch4。
[0057]
参考图6b，存储器封装60b可以包括接口器件62b和第一存储器件64_1至第四存储器件64_4。接口器件62b可以被配置为基于模式信号md而被设置为第二模式，并且可以与图2a的第一存储器封装24_1至第八存储器封装24_8中的每一个相对应。例如，如图6b所示，第一控制器通道c_ch1可以连接到第一存储器通道m_ch1至第四存储器通道m_ch4，而第二控制器通道c_ch2可以与第一存储器通道m_ch1至第四存储器通道m_ch4断开连接并且可以在第二种模式下不被使用。
[0058]
图7a和图7b是示出了根据本发明构思的一些示例实施例的被设置为不同模式的存储器封装的框图。具体地，图7a的框图示意性地示出了被设置为第一模式的存储器封装70a，并且图7b的框图示意性地示出了被设置为第二模式的存储器封装70b。与图6a和图6b的存储器封装60a和60b相比，图7a和图7b的存储器封装70a和70b中的每一个可以包括两个接口器件。
[0059]
参考图7a，存储器封装70a可以包括第一接口器件71a和第二接口器件72a、以及第一存储器件74_1至第四存储器件74_4。可以基于模式信号md将第一接口器件71a和第二接口器件72a设置为第一模式。因此，如图7a所示，通过第一接口器件71a，第一控制器通道c_ch1可以连接到第一存储器通道m_ch1，并且第二控制器通道c_ch2可以连接到第二存储器通道m_ch2。此外，如图7a所示，通过第二接口器件72a，第三控制器通道c_ch3可以连接到第三存储器通道m_ch3，并且第四控制器通道c_ch4可以连接到第四存储器通道m_ch4。
[0060]
参考图7b，存储器封装70b可以包括第一接口器件71b和第二接口器件72b、以及第一存储器件74_1至第四存储器件74_4。可以基于模式信号md将第一接口器件71b和第二接口器件72b设置为第二模式。因此，如图7b所示，通过第一接口器件71h，第一控制器通道c_ch1可以连接到第一存储器通道m_ch1和第二存储器通道m_ch2，而第二控制器通道c_ch2可以与第一存储器通道m_ch1和第二存储器通道m_ch2断开连接并且可以不被使用。此外，如
图7b所示，通过第二接口器件72b，第三控制器通道c_ch3可以连接到第三存储器通道m_ch3和第四存储器通道m_ch4，而第四控制器通道c_ch4可以与第三存储器通道m_ch3和第四存储器通道m_ch4断开连接，并且可以在第二模式下不被使用。
[0061]
图8a和图8b是示出了根据本发明构思的一些示例实施例的存储器封装的示例的框图。具体地，图8a和图8b的框图示出了存储器封装80a和80b的示例实施例，存储器封装80a和80b被配置为以不同方式接收模式信号md。
[0062]
参考图8a，存储器封装80a可以包括接口器件82a和用于接收模式信号md的第一专用引脚p81。第一专用引脚p81可以暴露于存储器封装80a的外部，并且存储器封装80a可以通过与第一专用引脚p81连接的信号线来接收模式信号md。此外，接口器件82a可以包括用于接收模式信号md的第二专用引脚p82。第二专用引脚p82可以暴露于接口器件82a的外部，并且接口器件82a可以通过将第一专用引脚p81和第二专用引脚p82互连的信号线来接收模式信号。在一些示例实施例中，存储器封装80a可以被设置为两种模式之一，并且模式信号md可以是通过第一专用引脚p81和第二专用引脚p82接收的1比特信号。此外，在一些示例实施例中，存储器封装80a可以被配置为被设置为三种或更多种模式之一。例如，模式信号md可以是多比特信号，并且存储器封装80a可以被配置为通过包括第一专用引脚p81在内的多个引脚来接收模式信号md，并且可以经由第一专用引脚p81通过串行通信来接收模式信号md。
[0063]
参考图8b，存储器封装80b可以包括接口器件82b，并且接口器件82b可以包括路由电路82_2和寄存器82_4。在图8b的存储器封装80b中，可以通过控制器通道接收模式信号md。例如，如图8b所示，路由电路82_2可以被配置为通过控制器通道接收控制信号ctr_c，并且通过对控制信号ctr_c进行处理(例如，解码)来获得模式信号md。路由电路82_2可以被配置为通过基于获得的模式信号md设置寄存器82_4来设置多个模式之一，并且基于寄存器82_4中设置的值将控制器通道互连到存储器通道或者将控制器通道与存储器通道断开连接。
[0064]
图9a、图9b和图9c是示出了根据本发明构思的一些示例实施例的存储器封装的示例的截面图。如图9a、图9b和图9c所示，存储器封装90a、90b和90c中的每一个可以包括多芯片封装和/或包括在多芯片封装中。在下文中，由x轴和y轴形成的平面可以被称为水平平面，并且相对于其他组件而被设置在 z方向上的组件可以被称为该组件在其他组件上方，以及相对于其他组件而被设置在-z方向上的组件可以被称为该组件在其他组件下方。然而，将理解的是，除了附图中示出的定向之外，空间相对术语还意在包含器件在使用或操作中的不同定向。例如，如果附图中的器件被翻转，则被描述为在其他元素或者特征“下方”、“之下”或者“下面”的元素将定向在其它元素或者特征“之上”。因此，示例性术语“下方”和“下面”可以涵盖之上和下方的定向。此外，在组件的表面中， z方向上暴露的表面可以被称为上表面，-z方向上暴露的表面可以被称为下表面。在下文中，将省略对图9a、图9b和图9c的重复描述。
[0065]
参考图9a，存储器封装90a可以包括球98a、印刷电路板96a、接口器件92a以及第一储器件94_1至第四存储器件94_4。在一些实施例中，存储器封装90a可以与图6a和图6b的存储器封装60a和60b相对应。球98a可以与暴露于存储器封装90a的外部的引脚(未示出)相对应，并且可以在印刷电路板96a的下表面上。球98a可以被配置为将存储器封装90a电连接到
再分布结构(未示出)和/或主机，并且可以例如包括焊球和/或凸块，该焊球和/或凸块包括金属，例如，锡(sn)、铅(pb)、银(ag)、铜(cu)、铋(bi)、铟(in)、锌(zn)、锑(sb)或其组合。存储器封装90a可以包括与可用控制器通道相对应的多个球，因此控制器通道可以被称为球侧通道。此外，在一些实施例中，如以上参考图8a所述，存储器封装90a可以包括用于接收模式信号md的至少一个球。印刷电路板96a可以包括与信号线相对应的图案，并且接口器件92a和第一存储器件94_1至第四存储器件94_4可以安装在印刷电路板96a的上表面上。
[0066]
第一存储器件94_1至第四存储器件94_4中的每一个可以包括堆叠的存储器芯片(和/或存储器管芯)。例如，第一存储器件94_1可以包括堆叠在印刷电路板96a上的四个存储器芯片，第二存储器件94_2可以包括堆叠在第一存储器件94_1上的四个存储器芯片。此外，第三存储器件94_3可以包括堆叠在印刷电路板96a上的四个存储器芯片，第四存储器件94_4可以包括堆叠在第三存储器件94_3上的四个存储器芯片。如图9a所示，堆叠的存储器芯片中的每一个可以通过导线连接到形成在印刷电路板96a上的图案。
[0067]
接口器件92a可以在第一存储器件94_1和第二存储器件94_2之间以及第三存储器件94_3和第四存储器件94_4之间的印刷电路板96a上，并且可以被称为接口芯片。与以上参考附图描述的接口器件不同，支持一个控制器通道和两个存储器通道以共同支持图2a的存储器系统20a和图2b的存储器系统20b的接口器件可以用于包括在存储器封装中的四个存储器件。在这种情况下，图2a的第一存储器封装24_1至第八存储器封装24_8中的每一个可以包括分层连接的三个接口器件，图2b的第一存储器封装26_1和第二存储器封装26_2中的每一个可以包括两个接口器件。因此，如图9a所示，包括一个接口器件92a的存储器封装90a可以在x轴方向上具有较短的长度。
[0068]
参考图9b，存储器封装90b可以包括球98b、印刷电路板96b、第一接口器件92_1和第二接口器件92_2、以及第一存储器件94_1至第四存储器件94_4。在一些实施例中，存储器封装90b可以与图7a和图7b的存储器封装70a和70b相对应。如图9b所示，第一接口器件92_1和第二接口器件92_2可以在印刷电路板96b上，并且第一存储器件94_1到第四存储器件94_4可以在第一接口器件92_1和第二接口器件92_2之间的印刷电路板96b上。
[0069]
参考图9c，存储器封装90c可以包括球98c、印刷电路板96c、第一接口器件92_1和第二接口器件92_2、以及第一存储器件94_1至第四存储器件94_4。在一些实施例中，存储器封装90c可以与图7a和图7b的存储器封装70a和70b相对应。如图9c所示，第一间隔物99_1和第二间隔物99_2可以在印刷电路板96c上，并且第一接口器件92_1可以在第一间隔物99_1和第二间隔物99_2之间。类似地，第三间隔物99_3和第四间隔物99_4可以在印刷电路板96c上，并且第二接口器件922可以在第三间隔物99_3和第四间隔物99_4之间。
[0070]
第一存储器件94_1可以包括堆叠在第一接口器件92_1以及第一间隔物99_1和第二间隔物99_2上的四个存储器芯片，并且第二存储器件94_2可以包括堆叠在第一存储器件94_1上的四个存储器芯片。此外，第三存储器件94_3可以包括堆叠在第二接口器件92_2以及第三间隔物99_3和第四间隔物99_4上的四个存储器芯片，并且第四存储器件94_4可以包括堆叠在第三存储器件94_3上的四个存储器芯片。如图9c所示，包括堆叠在间隔物和接口芯片上的存储器芯片在内的结构可以被称为都门(dolmen)结构。
[0071]
图10是示出了根据本发明构思的示例实施例的接口器件100的上表面105的示图。在一些实施例中，图10的接口器件100可以与图9a的接口器件92a相对应，并且接口器件100
的下表面可以接触图9a的印刷电路板96a的上表面。在下文中，将参考图9a来描述图10。
[0072]
接口器件100可以包括暴露在接口器件100的上表面105上的多个引脚。例如，如图10所示，引脚可以与接口器件100的第一边缘至第四边缘101、102、103和104相邻地位于接口器件100的上表面105上。导线可以连接到引脚，并且该引脚也可以被称为焊盘。第一存储器件94_1和第二存储器件94_2可以与第一边缘101相邻，并且第三存储器件94_3和第四存储器件94_4可以与第二边缘102相邻。
[0073]
如图10所示，用于与第一存储器件94_1和第二存储器件94_2通信的与第一存储器通道和第二存储器通道相对应的引脚106可以与接口器件100的第一边缘101相邻，并且用于与第三存储器件94_3和第四存储器件94_4通信的与第三存储器通道和第四存储器通道相对应的引脚107可以与接口器件100的第二边缘102相邻。此外，用于与存储器控制器通信的与第一控制器通道相对应的引脚108可以与第三边缘103相邻，并且用于与存储器控制器通信的与第二控制器通道相对应的引脚109可以与第四边缘104相邻。
[0074]
图11是示出了根据本发明构思的示例实施例的存储器系统110的截面图。具体地，图11示出了存储器系统110的一部分的截面。如图11所示，存储器系统110可以包括印刷电路板115以及第一存储器封装111和第二存储器封装112。存储器系统110还可以包括存储器控制器和安装在印刷电路板115上的附加存储器封装。
[0075]
第一存储器封装111和第二存储器封装112中的每一个可以被配置为基于从存储器封装的外部接收的镜像信号(在本文中也称为第二信号)来对包括在控制器通道中的信号线(例如，数据线)进行镜像。例如，第一存储器封装111可以基于镜像信号来对通过与8比特数据线相对应的引脚dq0至dq7传输的信号进行镜像。因此，如图11所示，当将第一存储器封装111安装在印刷电路板115的上表面上并且将第二存储器封装112安装在印刷电路板115的下表面上时，印刷电路板115可以包括简单的图案p11以将8比特数据线互连。结果，由于简单的图案p11，可以降低包括第一存储器封装件111和第二存储器封装件112在内的存储器封装的布线复杂性，并且可以提高存储器系统110的操作可靠性和性能。可以由包括在第一存储器封装111和第二存储器封装112中的每一个中的接口器件来提供信号线的镜像，并且可以稍后参考图12来描述可以提供信号线的镜像的接口器件的示例。
[0076]
图12是示出了根据本发明构思的示例实施例的接口器件120的框图。具体地，图12的框图示出了基于镜像信号mr提供数据线的镜像的接口器件120。如图12所示，接口器件120可以包括控制器接口电路122和路由电路124。
[0077]
接口电路122可以包括与第一数据引脚dq0至第八数据引脚dq7连接的缓冲器，第一数据引脚dq0至第八数据引脚dq7与包括在第一控制器通道中的数据线相对应。接口电路122的第一数据引脚dq0至第八数据引脚dq7可以分别连接到包括接口器件120在内的存储器封装的八个数据引脚(例如，图11的dq0至dq7)。路由电路124可以被配置为接收控制器接口电路122中包括的缓冲器的输出信号，并且可以将输入信号提供给包括在控制器接口电路122中的缓冲器。此外，路由电路124可以被配置为从接口器件120的外部接收镜像信号mr，并且可以包括基于镜像信号mr来控制的第一复用器mux1至第八复用器mux8以及第九复用器mux9至第十六复用器mux16。
[0078]
第一复用器mux1至第八复用器mux8可以被配置为基于镜像信号mr来对通过第一数据引脚dq0至第八数据引脚dq7接收的信号进行镜像。例如，如图12所示，第一复用器mux1
可以被配置为响应于未激活的镜像信号mr而输出通过第一数据引脚dq0接收的信号，和/或响应于激活的镜像信号mr而通过第八数据引脚dq7输出信号。类似地，第九复用器mux9至第十六复用器mux16可以被配置为基于镜像信号mr来对要通过第一数据引脚dq0至第八数据引脚dq7传输的信号进行镜像。例如，如图12所示，第九复用器mux9可以响应于未激活的镜像信号mr通过控制器接口电路122来输出与最低有效位(lsb)相对应的信号dq[0]，而第九复用器mux9可以响应于激活的镜像信号mr通过控制器接口电路22向第八数据引脚dq7输出与最高有效位(msb)相对应的信号dq[7]。
[0079]
接口器件120可以被配置为以各种方式从接口器件120的外部和/或从包括接口器件120的存储器封装的外部获得镜像信号mr。例如，如以上参考图8a所描述的，可以通过至少一个专用引脚来接收镜像信号mr，和/或如以上参考图8b所描述的，可以通过控制器通道来接收镜像信号mr。
[0080]
图13a和图13b是示出了根据本发明构思的一些示例实施例的存储器系统的示例的框图。具体地，如以上参考图8a所描述的，图13a和图13b的框图示出了存储器系统130a和130b，其中以不同的方式设置了通过至少一个专用引脚接收模式信号md的存储器封装132a和132b的模式。在下文中，将省略图13a和图13b的重复描述。
[0081]
参考图13a，存储器系统130a可以包括被配置为通过第一控制器通道c_ch1至第m控制器通道c_chm彼此通信的存储器控制器134a和存储器封装132a。存储器封装132a可以包括接口器件132_2a和专用引脚p130a，并且可以被配置为通过专用引脚p130a接收模式信号md。专用引脚p130a和存储器控制器134a可以通过图案t131相连，并且存储器控制器134a可以被配置为通过图案t131向存储器封装132a提供模式信号md。例如，存储器控制器134a可以基于存储器系统130a的配置通过模式信号md来设置存储器封装132a(和/或接口器件132_2a)的模式。存储器控制器134a可以被编程为在存储器系统130a的制造过程期间生成固定模式信号md，并且可以根据需要来改变模式信号md以改变第一控制器通道c_ch1至第m控制器通道c_chm的数量(例如，m)。在一些实施例中，图案t131可以被包括在其上安装有存储器控制器134a和存储器封装132a的印刷电路板(例如，图11的115)中。
[0082]
参考图13b，存储器系统130b可以包括被配置为通过第一控制器通道c_ch1至第m控制器通道c_chm彼此通信的存储器控制器134b和存储器封装132b，并且还可以包括下拉电阻器r_pd。存储器封装132b可以包括接口器件132_2b和专用引脚p130b，并且可以被配置为通过专用引脚p130b接收模式信号md。专用引脚p130b可以通过图案t132与被施加了接地电势vss的下拉电阻器r_pd连接。因此，可以将接地电势vss施加到专用引脚p130b，并且存储器封装132b(和/或接口器件132_2b)可以被配置为设置成与接地电势vss相对应的模式(例如，第一模式)。在一些实施例中，下拉电阻器r_pd可以与存储器控制器134b和存储器封装132b一起安装在印刷电路板上，并且图案t132可以包括在印刷电路板中。在一些实施例中，接地电势vss可以直接施加到专用引脚p130b。另外，可以将被施加了正电源电压的上拉电阻器连接到专用引脚p130b和/或可以将正电源电压直接施加到专用引脚p130b，因此存储器封装132b(或者接口器件132_2b)可以被设置为与正电源电压相对应的模式(例如，第二模式)。
[0083]
图14是示出了根据本发明构思的示例实施例的用于影响存储器件与存储器控制器之间的接口的方法的流程图。如图14所示，用于存储器件和存储器控制器之间的接口的
方法可以包括操作s20、s40和s60。在一些实施例中，图14的方法可以由图1的接口器件12_0执行，并且下面将参考图1来描述图14。
[0084]
在操作s20中，可以执行获得模式信号md的操作。例如，图1的接口器件12_0可以通过专用引脚来接收模式信号md和/或通过对通过控制器通道接收的信号进行解码来获得模式信号md。如图14所示，当模式信号md与第一模式相对应时，可以随后执行操作s40，而当模式信号md与第二模式相对应时，可以随后执行操作s60。
[0085]
在操作s40中，可以执行将控制器通道中的每一个连接到存储器通道中的至少一个的操作。例如，在第一模式下，接口器件12_0可以提供包括第一控制器通道c_ch1至第m控制器通道c_chm在内的m个或更多个可用控制器通道，并且可以将可用控制器通道中的每一个连接到第一存储器通道m_ch1至第n存储器通道m_chn中的至少一个。
[0086]
在操作s60中，可以执行将控制器通道中的至少一个与存储器通道断开连接的操作。例如，在第二模式下，接口器件12_0可以将包括第一控制器通道c_ch1至第m控制器通道c_chm在内的m个或更多个可用控制器通道中的至少一个控制器通道与第一存储器通道m_ch1至第n存储器通道m_chn断开连接，从而可以不使用断开连接的至少一个控制器通道。
[0087]
尽管已参考本发明构思的实施例具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。