半导体器件的制作方法

技术特征：
1.一种半导体器件，其特征在于，所述半导体器件包括：相对固定的第一mos单元以及第二mos单元；所述第一mos单元朝向所述第二mos单元的一侧具有第一漏极，背离所述第二mos单元的一侧具有第一栅极和第一源极；所述第二mos单元朝向所述第一mos单元的一侧具有第二漏极，背离所述第一mos单元的一侧具有第二栅极和第二源极；其中，所述第一漏极与所述第二漏极相对连接固定。2.根据权利要求1所述的半导体器件，其特征在于，所述第一漏极与所述第二漏极均为金属；所述第一漏极与所述第二漏极通过共晶键合固定或是回流焊键合固定。3.根据权利要求1所述的半导体器件，其特征在于，所述第一mos单元包括：第一半导体衬底；位于所述第一半导体衬底一侧的所述第一漏极；位于所述第一半导体衬底另一侧的第一外延层；位于所述第一外延层背离所述第一半导体衬底一侧表面内的所述第一栅极以及所述第一源极；所述第二mos单元包括：第二半导体衬底；位于所述第二半导体衬底一侧的所述第二漏极；位于所述第二半导体衬底另一侧的第二外延层；位于所述第二外延层背离所述第二半导体衬底一侧表面内的所述第二栅极以及所述第二源极。4.根据权利要求3所述的半导体器件，其特征在于，所述第一mos单元为nmos，所述第一半导体衬底与所述第一外延层均为n型掺杂；或，所述第一mos单元为pmos，所述第一半导体衬底与所述第一外延层均为p型掺杂。5.根据权利要求3所述的半导体器件，其特征在于，所述第二mos单元为nmos，所述第二半导体衬底与所述第二外延层均为n型掺杂；或，所述第二mos单元为pmos，所述第二半导体衬底与所述第二外延层均为p型掺杂。6.根据权利要求3所述的半导体器件，其特征在于，所述第一栅极具有两个第一子栅极；所述第一外延层背离所述第一半导体衬底的表面具有两个第一沟槽；所述第一沟槽内分别设置有一个所述第一子栅极，所述第一子栅极与所述第一沟槽之间具有第一栅介质层；两个所述第一沟槽之间具有第一盲孔，所述第一源极位于所述第一盲孔内；所述第二栅极具有两个第二子栅极；所述第二外延层背离所述第二半导体衬底的表面具有两个第二沟槽；所述第二沟槽内分别设置有一个所述第二子栅极，所述第二子栅极与所述第二沟槽之间具有第二栅介质层；两个所述第二沟槽之间具有第二盲孔，所述第二源极位于所述第二盲孔内。7.根据权利要求6所述的半导体器件，其特征在于，两个所述第一子栅极对称的设置在所述第一源极两侧；两个所述第二子栅极对称的设置在所述第二源极两侧。

技术总结
本申请公开了一种半导体器件，所述半导体器件包括：相对固定的第一MOS单元以及第二MOS单元；所述第一MOS单元朝向所述第二MOS单元的一侧具有第一漏极，背离所述第二MOS单元的一侧具有第一栅极和第一源极；所述第二MOS单元朝向所述第一MOS单元的一侧具有第二漏极，背离所述第一MOS单元的一侧具有第二栅极和第二源极；其中，所述第一漏极与所述第二漏极相对连接固定。本申请技术方案不仅可以大幅度减小占用面积，还可以解决传统平面双MOS管电流路径90


技术研发人员：徐元俊
受保护的技术使用者：上海艾为电子技术股份有限公司
技术研发日：2021.10.22
技术公布日：2022/2/25