整流器件控制电路及其电源变换系统和控制方法与流程

1.本发明涉及电子领域，具体但不限于涉及一种整流器件控制电路及其电源变换系统和控制方法。


背景技术：

2.电源变换电路用于将初始电源转换成适于驱动负载的电源，同时尽可能提高电源效率，降低电能损耗。为了降低电能损耗，通常采用开关电源电路，通过开关的导通和关断对输入电源进行变换调节输出电压。反激式电压变换电路(flyback)因其良好的电安全性能和基于市电供能，是经常被采用的开关电源电路。反激式电压变换电路包括原边电路和副边电路，如图1所示，原边电流和副边电路通过变压器t隔离。原边电路的原边开关q通过开关动作将能量传递至副边。副边电路包含整流器件d，当原边开关q关断时整流器件d导通通过续流电流用于对输出电容co和负载供电，当续流电流降为零时整流器件d关断，此时通过输出电容co对负载供电。为了提高电源效率，进一步降低电能损耗，副边整流器件通常采用同步整流器件，如mosfet(金属氧化物半导体场效应管)，通过适时地控制同步整流器件的导通和关断降低导通电阻，实现高效率整流功能。然而，这对副边同步整流器件关断时间点的准确性提出了挑战。因为关断延迟将导致副边同步整流器件和原边开关的共通，引发系统的可靠性和稳定性问题。若关断提前，在续流电流较大时关断同步整流功能，则降低了系统效率。
3.图2示出了一种现有的同步整流控制技术，使用运放电路ea来调节整流器件mosfet的栅极电压，最终使得mosfet控制端电压维持在阈值电压-v2附近。这本质上是一个闭环调节系统。具体地，当mosfet电流减小，运放电路控制mosfet栅极电压下降；当mosfet电流继续减小过零时，mosfet栅极电压已经足够低，驱动电路可以更快地把mosfet栅极电压下拉到mosfet开通阈值以下，从而快速关断mosfet。
4.但上述闭环调节系统，由于运放的非理想性、电路中不可避免的寄生电容，mosfet两端电压差会产生较大的波动，实际上存在工作不稳定的问题，难以适应不同规格的mosfet。
5.另外，当flyback电路工作在深度连续电流模式(ccm)时，流过mosfet的电流长时间维持在较高水平，因此该设计可能导致运放电路来不及工作，在触发关断条件之前，mosfet的栅极电压不能被调节降低，从而降低了mosfet的关断速度。
6.有鉴于此，需要提供一种新的结构或控制方法，以期解决上述至少部分问题。


技术实现要素：

7.至少针对背景技术中的一个或多个问题，本发明提出了一种整流器件控制电路及其电源变换系统和控制方法。
8.根据本发明的一个方面，一种整流器件控制电路包括：下拉控制电路，包括下拉比较电路和计时电路，其中下拉比较电路比较表征整流器件两端电压差的端压信号和下拉阈
值信号；以及下拉电路，其输入端耦接下拉控制电路的输出端，下拉电路的输出端耦接整流器件的控制端，当下拉比较电路输出有效值时控制整流器件控制端的电压下降，以及当计时电路的计时达到预设时长时控制整流器件控制端的电压下降。
9.在一个实施例中，下拉控制电路进一步包括：第三比较电路，用于比较表征整流器件控制端的电压的信号和一预设阈值信号；以及逻辑电路，其中逻辑电路的第一输入端耦接计时电路的输出端，逻辑电路的第二输入端耦接第三比较电路的输出端，逻辑电路的输出端耦接下拉电路的第一输入端，下拉比较电路的输出端耦接下拉电路的第二输入端。
10.在一个实施例中，计时电路的输入端耦接触发电路的输出端，计时电路在触发电路触发整流器件同步导通时开始计时，并在计时达到预设时长时输出有效值。
11.在一个实施例中，计时电路的输入端接收端压信号，计时电路在端压信号小于一预设阈值时开始计时，并在计时达到预设时长时输出有效值。
12.在一个实施例中，下拉电路包括一个或多个并联的可控电流源，其中可控电流源的控制端耦接下拉控制电路，当可控电流源导通时，电流从整流器件控制端流向下拉电路，用于降低整流器件控制端的电压。
13.在一个实施例中，控制电路进一步包括：上拉控制电路，上拉控制电路包括上拉比较电路，用于比较端压信号和上拉阈值信号；以及上拉电路，当上拉比较电路输出有效值时上拉电路控制整流器件控制端的电压增大。
14.在一个实施例中，上拉电路包括一或多个并联的可控电流源，其中可控电流源的控制端耦接上拉控制电路，当可控电流源导通时，电流从上拉电路流向整流器件控制端，用于提高整流器件控制端的电压。
15.在一个实施例中，控制电路进一步包括：第一比较电路，用于比较端压信号和导通阈值信号；第二比较电路，用于比较端压信号和关断阈值信号；触发电路，其中触发电路的第一输入端耦接第一比较电路的输出端，触发电路的第二输入端耦接第二比较电路的输出端；以及驱动电路，驱动电路的输入端耦接触发电路的输出端，驱动电路的输出端耦接整流器件的控制端和下拉电路的输出端。
16.在一个实施例中，当端压信号小于导通阈值信号时，触发电路输出高电平信号用于将整流器件同步导通，当端压信号大于关断阈值信号时，触发电路输出低电平信号用于将整流器件关断。
17.根据本发明的另一个方面，一种整流器件控制电路包括：下拉比较电路，将整流器件两端电压差和下拉阈值电压进行比较；计时电路，在整流器件导通时启动计时；以及下拉电路，耦接比较电路和计时电路，其中在整流器件同步导通阶段，当整流器件两端电压差大于下拉阈值电压时控制整流器件控制端的电压下降，以及当计时达到预设时长后控制整流器件控制端的电压下降。
18.在一个实施例中，计时电路输出的计时信号在计时达到预设时长时由无效值切换为有效值用于使下拉电路工作，在整流器件控制端的电压下降至预设阈值时由有效值切换为无效值用于停止下拉电路工作。
19.在一个实施例中，控制电路进一步包括上拉比较电路和上拉电路，其中上拉比较电路将整流器件两端电压差和上拉阈值电压进行比较，当整流器件两端电压差小于上拉阈值电压时，上拉电路控制整流器件控制端的电压增大，其中上拉阈值电压小于下拉阈值电
压，当整流器件两端电压差大于上拉阈值电压且小于下拉阈值电压并且计时电路输出无效值时，整流器件控制端的电压保持。
20.在一个实施例中，当下拉电路工作时，上拉电路被阻止工作。
21.在一个实施例中，控制电路进一步包括：导通控制电路，在整流器件两端电压差满足预设变化条件且小于导通阈值时对整流器件控制端施加第一电压使整流器件同步导通，同时使能下拉电路和上拉电路；关断控制电路，在整流器件两端电压差大于关断阈值时使整流器件控制端电压接地用于关断整流器件，同时使下拉电路和上拉电路停止工作。
22.根据本发明的另一个方面，一种整流器件控制电路包括：下拉控制电路，检测并判断整流器件是否满足下拉条件；下拉电路，耦接下拉控制电路，当满足下拉条件时控制整流器件控制端的电压下降；上拉控制电路，检测并判断整流器件是否满足上拉条件；以及上拉电路，耦接上拉控制电路，当满足上拉条件时控制整流器件控制端的电压上升。
23.根据本发明的又一个方面，一种电源变换系统包括开关管、同步整流器件和如上任一实施例所述的控制电路。
24.根据本发明的再一个方面，一种整流器件控制方法包括：在整流器件同步导通阶段，当整流器件两端电压差大于下拉阈值电压时控制整流器件控制端的电压下降，以及，当整流器件导通达到预设时长后控制整流器件控制端的电压下降。
25.在一个实施例中，控制方法进一步包括：当整流器件导通达到预设时长后控制整流器件控制端的电压下降，直到当控制端的电压达到预设阈值时保持整流器件控制端的电压。
26.在一个实施例中，控制方法进一步包括：当整流器件两端电压差小于下拉阈值电压且计时未达到预设时长时保持整流器件控制端的电压。
27.在一个实施例中，控制方法进一步包括当计时未达到预设时长时，当整流器件两端电压差小于上拉阈值电压时提升整流器件控制端的电压，当整流器件两端电压差小于下拉阈值电压且大于上拉阈值电压时保持整流器件控制端的电压，其中下拉阈值电压大于上拉阈值电压。
28.在一个实施例中，控制方法进一步包括通过可控电流源拉低或提升整流器件控制端的电压。
29.本发明提出的整流器件控制电路及其电源变换系统和控制方法，可以适应多种规格的整流器件和各种电流模式，在提高整流效率的同时保证关断速度，具有很高的系统可靠性。
附图说明
30.附图用来提供对本发明的进一步理解，与说明描述一起用于解释本发明的实施例，并不构成对本发明的限制。在附图中：
31.图1示出了反激式电压变换电路示意图；
32.图2示出了一种现有的同步整流控制技术；
33.图3示出了根据本发明一实施例的整流器件控制电路的示意图；
34.图4示出了根据本发明另一实施例的整流器件控制电路的示意图；
35.图5示出了根据本发明一实施例的下拉控制电路的示意图；
36.图6示出了根据本发明一实施例的计时电路的耦接示意图；
37.图7示出了根据本发明另一实施例的计时电路的耦接示意图；
38.图8示出了根据本发明一实施例的下拉电路的电路示意图；
39.图9示出了根据本发明一实施例的上拉控制电路的示意图；
40.图10示出了根据本发明一实施例的上拉电路的示意图；
41.图11示出了根据本发明一实施例的对整流器件控制端的电压进行下拉控制的信号波形示意图；
42.图12示出了根据本发明一实施例的对整流器件控制端的电压进行上拉控制的信号波形示意图。
具体实施方式
43.为了进一步理解本发明，下面结合实施例对本发明优选实施方案进行描述，但是应当理解，这些描述只是为进一步说明本发明的特征和优点，而不是对本发明权利要求的限制。
44.该部分的描述只针对几个典型的实施例，本发明并不仅局限于实施例描述的范围。不同实施例的组合、不同实施例中的一些技术特征进行相互替换，相同或相近的现有技术手段与实施例中的一些技术特征进行相互替换也在本发明描述和保护的范围内。
45.说明书中的“耦接”或“连接”既包含直接连接，也包含间接连接。间接连接为通过中间媒介进行的连接，如通过电传导媒介如导体的连接，其中电传导媒介可含有寄生电感或寄生电容，也可通过说明书中实施例所描述的中间电路或部件的连接；间接连接还可包括可实现相同或相似功能的基础上通过其他有源器件或无源器件的连接，如通过开关、信号放大电路、跟随电路等电路或部件的连接。“多个”或“多”表示两个或两个以上。
46.图3示出了根据本发明一实施例的整流器件控制电路示意图。整流器件控制电路30提供驱动电压vgate，用于控制整流器件d控制端的电压。整流器件控制电路30包括下拉控制电路31，下拉电路32和驱动电路33。驱动电路33提供高电平电压或低电平电压，用于控制整流器件d的同步导通和关断。下拉电路32的输入端耦接下拉控制电路31的输出端，下拉电路32的输出端耦接整流器件d的控制端，用于调节整流器件d控制端的导通电压。在一个实施例中，整流器件d为flyback电路中的副边电路的同步整流器件。在一个实施例中，整流器件d包括mosfet管。在一个实施例中，参看图1所示，整流器件d的源极耦接副边绕组，整流器件d的漏极耦接flyback电路的输出高压端。在另一个实施例中，整流器件d的源极耦接flyback电路的输出低压端，整流器件d的漏极耦接副边绕组。当然，整流器件也可以是其他类型的开关电源电路中的整流器件，如降压电路(buck)中的整流器件。下拉控制电路31包括下拉比较电路311和计时电路312，其中下拉比较电路311用于将整流器件d的两端电压差vds和下拉阈值电压进行比较。具体地，下拉比较电路311可将表征整流器件两端电压差的端压信号和下拉阈值信号进行比较。端压信号可以为整流器件mosfet管的漏源电压vds，或与漏源电压成正比或固定对应关系的检测信号。端压信号与整流器件d两端电压差的比值等于下拉阈值信号和下拉阈值电压的比值，为方便起见，图示的整流器件的两端电压差及端压信号均用vds表示。图示的整流器件d的源极接地仅为示意，用于说明端压信号vds表征整流器件d的漏源电压。端压信号也可以为整流器件的源漏电压等其他反映整流器件两端
电压差的信号。计时电路312在整流器件d导通时启动计时，并在计时达到预设时长后输出有效值。具体地，计时电路312可基于端压信号vds或控制整流器件d控制端的信号启动计时。下拉电路32的输入端耦接下拉控制电路31的输出端，下拉电路32的输出端耦接整流器件d的控制端，也即驱动电路33的输出端。在整流器件d的同步导通阶段，当下拉比较电路311输出有效值时，如漏源电压vds大于下拉阈值时，下拉电路32控制整流器件d控制端的电压vgate下降。而且当计时电路312的计时达到预设时长时下拉电路32也控制整流器件d控制端的电压下降。这样，即使电源电路工作在深度ccm模式，也可及时降低mosfet的栅极电压，当触发关断条件时，驱动电路可以很快把mosfet栅极电压下拉到mosfet开通阈值以下，用于保证关断速度，提高系统的可靠性，同时，在断续电流模式(dcm)下，也可以通过合理设置下拉阈值电压，实现高整流效率，同时保证整流器件的关断速度，该控制可以适应不同规格的整流器件和电流模式。
47.图4示出了根据本发明另一实施例的整流器件控制电路示意图。整流器件控制电路40包括第一比较电路u1、第二比较电路u2、触发电路t1、驱动电路41、下拉控制电路42、下拉电路43、上拉控制电路44和上拉电路45。其中第一比较电路u1、第二比较电路u2和触发电路t1用于控制整流器件d的同步导通和关断。第一比较电路u1用于比较端压信号vds和导通阈值信号von，第二比较电路u2比较端压信号vds和关断阈值信号voff，触发电路t1的第一输入端耦接第一比较电路u1的输出端，触发电路t1的第二输入端耦接第二比较电路u2的输出端，触发电路t1的输出端耦接驱动电路41的输入端，驱动电路41的输出端耦接整流器件d的控制端、下拉电路43的输出端和上拉电路45的输出端。其中第一比较电路u1和触发电路t1组成导通控制电路，在整流器件d漏源电压vds满足预设变化条件且小于导通阈值von时对整流器件d控制端施加第一电压使整流器件d同步导通，同时使能下拉电路43和上拉电路45。预设变化条件可以为整流器件d的漏源电压下降幅度或下降斜率超过一阈值，表明功率开关管已关断，同步整流器件d的体二极管导通。第二比较电路u2和触发电路t1组成关断控制电路，在整流器件d两端电压差vds大于关断阈值voff时使整流器件控制端电压vgate接地用于关断整流器件d，同时使下拉电路43和上拉电路45停止工作。在图示的实施例中，当整流器件d的漏源电压vds小于导通阈值von时，第一比较电路u1输出高电平，用于置位触发电路t1，触发电路t1输出高电平的脉宽调制信号pwm至驱动电路41，用于控制整流器件d栅极下的沟道形成，降低整流器件d的导通电阻，控制整流器件d同步导通。当整流器件d的漏源电压vds大于关断阈值voff时，第二比较电路u2输出有效电平，用于复位触发电路t1，触发电路t1输出低电平的pwm信号至驱动电路41，驱动电路41输出第二电压，如将整流器件控制端接地或其他低于整流器件d导通阈值电压的电压，用于完全截断整流器件d的沟道，关断整流器件d。
48.下拉控制电路42检测并判断整流器件q1是否满足下拉条件。下拉电路43耦接下拉控制电路42，当满足下拉条件时控制整流器件控制端的电压vgate下降。具体地，下拉控制电路42可基于端压信号vds控制下拉电路43，降低当整流器件d同步导通时控制端的电压vgate。下拉控制电路42还可进一步基于其他的信号如pwm信号或控制端电压vgate控制下拉电路43的工作。当下拉电路43工作时，电流从整流器件d的控制端或驱动电路41流向下拉电路43，用于降低整流器件d控制端的电压vgate。
49.上拉控制电路44和上拉电路45可用于根据整流器件d的漏源电压vds调节栅极电
压，防止过早过多降低栅极电压，用于提升整流器件d的整流效率。其中上拉控制电路44检测并判断整流器件q1是否满足上拉条件，上拉电路45耦接上拉控制电路44，当满足上拉条件时控制整流器件q1控制端的电压vgate上升。上拉控制电路44可基于端压信号vds选择性地控制整流器件d控制端的电压增大。在一个实施例中，当端压信号vds小于上拉阈值信号时，满足上拉条件，上拉电路控制电流从上拉电路流向整流器件d的控制端，用于提高控制端的电压vgate。其中下拉电路43的优先级高于上拉电路45，当下拉电路43工作时，上拉电路45被阻止工作，保证下拉控制电路42中的计时电路能用于控制整流器件d控制端的电压vgate下降，保证ccm模式下或较大的控制端电流的情况下，整流器件d能在较低的控制端电压vgate下被迅速关断，提高系统可靠性。通过对下拉电路43和上拉电路45的控制，可以很好地控制同步导通阶段同步整流器件d两端电压差vds，防止两端电压差vds产生过大的波动。
50.优选地，图3和图4中的整流器件控制电路用于电源变换系统中。参看图1所示，电源变换系统包括开关管q、同步整流器件d和如上任一实施例所述的控制整流器件d的整流器件控制电路。通过开关管和整流器件的导通和关断动作，电源变换系统将具有第一电压水平的输入电压转换为具有第二电压水平的输出电压。电源变换系统还可包括将市电电源转换成直流母线电压的整流电路和滤波电路，用于作为开关电源电路的输入电压。电源变换系统还可包括其他的外围元件和装置，如功率因数校正(pfc)电路，输出电容等。电源变换系统既可以采用如图1所示的flyback电路，也可以采用非隔离式的拓扑，如buck电路等。
51.图5示出了根据本发明一实施例的下拉控制电路的电路示意图。下拉控制电路50包括下拉比较电路51、计时电路52、第三比较电路u3以及逻辑电路u4。下拉比较电路51的同相输入端耦接整流器件d用于接收表征整流器件d两端电压差的漏源检测信号vds，下拉比较电路51的反相输入端接收下拉阈值信号vref1，下拉比较电路51的输出端耦接下拉电路的第一输入端，输出第一下拉信号dn1用于选择性地控制下拉电路53。在整流器件d导通的情况下，当漏源电压vds大于下拉阈值信号vref1时，下拉比较电路51输出的第一下拉信号dn1为有效值，如高电平，用于驱动下拉电路53工作，控制整流器件d控制端的电压vgate下降。下拉控制电路50还可以进一步包括多个下拉比较电路，分别将端压信号vds与多个不同的下拉阈值进行比较，提供多个下拉信号。当下拉信号有效时，可用于控制下拉电路53中的部分下拉单元工作，如驱动下拉电路53中的部分可控电流源导通。计时电路52用于在触发电路触发整流器件d同步导通时开始计时，并在计时达到预设时长时输出有效值(计时信号ct为有效状态，如高电平)，用于驱动下拉电路53控制整流器件d控制端的电压vgate下降。比较电路u3的反相输入端接收第一阈值信号vth1，比较电路u3的同相输入端耦接整流器件d的控制端，比较电路u3用于将整流器件d控制端的电压vgate和第一阈值vth1进行比较，当整流器件d控制端的电压大于第一阈值vth1时，比较电路u3输出有效值。逻辑电路u4的第一输入端耦接计时电路52的输出端，逻辑电路u4的第二输入端耦接比较电路u3的输出端，逻辑电路u4的输出端耦接下拉电路53的第二输入端。当计时电路52输出的计时信号ct为有效值且整流器件d控制端的电压vgate不低于第一阈值vth1时，逻辑电路u4输出的第二下拉信号dn2为有效值，用于驱动下拉电路53工作，控制整流器件d控制端的电压vgate下降。此时，第二下拉信号dn2可控制下拉电路53中的部分下拉单元工作。其中第一阈值vth1高于整流器件d的导通阈值电压。当整流器件d控制端的电压vgate下降至第一阈值vth1以下时，比较
电路u3输出无效值，停止下拉电路53的工作。这样，计时电路52输出的计时信号ct在计时达到预设时长时由无效值切换为有效值用于使下拉电路53工作，在整流器件控制端的电压vgate下降至预设阈值vth1时由有效值切换为无效值，用于停止下拉电路53工作，使控制端的电压vgate保持。这里的电压保持可以为相对的保持，由于受信号干扰或寄生电容的存在等影响，当下拉电路53(以及上拉电路)停止工作时，在控制端电压vgate保持的状态下电压vgate仍可以有少许的波动。在另一个实施例中，比较电路u3和逻辑电路u4可以不采用，计时电路52输出的计时信号ct直接控制下拉电路53。
52.图6示出了根据本发明一实施例的计时电路的耦接示意图。在这个实施例中，计时电路60的输入端耦接触发电路t1的输出端用于接收pwm信号，计时电路60的输出端提供计时信号ct。当pwm信号由低电平转换为高电平时，计时电路60开始计时，此时输出端的信号ct为低电平状态。当计时电路60计时达到预设时长tth时，计时电路60输出端的信号ct由低电平转换为高电平状态。用于控制当整流器件d同步整流达到预设时长时，计时信号ct变为有效值用于控制整流器件d控制端的电压vgate下降。
53.图7示出了根据本发明另一实施例的计时电路的耦接示意图。计时电路70的输入端耦接整流器件d的漏极或源极，用于接收表征整流器件d两端电压差如漏源电压的端压信号vds，计时电路70的输出端提供计时信号。在一个实施例中，计时电路70可包括比较电路，当端压信号vds小于一阈值信号时，计时电路70开始计时。在一个实施例中，该比较电路可共用图4所示的第一比较电路u1，该阈值信号即为导通阈值信号。在另一个实施例中，计时电路70包括单向斜率检测电路，当端压信号vds的下降斜率大于一阈值时，计时电路70开始计时。当计时达到预设时长tth时，计时信号ct由无效值(如低电平)切换为有效值(如高电平)，用于使下拉电路工作，控制整流器件d控制端的电压vgate下降。
54.图8示出了根据本发明一实施例的下拉电路的电路示意图。下拉电路80包括一个或多个并联的可控电流源81、82、8n。每个可控电流源为一个下拉单元，可包括相串联的一个开关和一个电流源。其中第一可控电流源81包括第一开关sd1和第一电流源id1，第二可控电流源82包括第二开关sd2和第二电流源id2。第n可控电流源8n包括第n开关sdn和第n电流源idn。可控电流源的控制端耦接下拉控制电路，具体地，开关sd1、sd2
…
sdn的控制端接收下拉控制信号dc1、dc2
…
dcn。在一个实施例中，下拉控制信号dc1和dc2可以为如图5所示的第一下拉信号dn1和第二下拉信号dn2。在一个实施例中，下拉控制电路包括多个下拉比较电路，下拉控制信号dc1、dc2
…
dcn分别为下拉比较电路和逻辑电路输出的下拉信号。在另一个实施例中，下拉控制信号dc1、dc2
…
dcn可以为基于下拉比较电路输出的下拉信号dn1和逻辑电路输出的下拉信号dn2而产生，例如，当dn1为有效值时，控制信号dc1为有效值，导通开关sd1；当dn2为有效值时，控制信号dc1和dc2为有效值，同时导通开关sd1和sd2。当下拉控制信号dcn为有效值时，对应的开关sdn导通，电流源idn控制电流从整流器件d的控制端流向下拉电路80，用于降低整流器件d控制端的电压vgate。在另一个实施例中，随着时间的增加，下拉控制信号dc1、dc2
…
dcn-1为有效值的数量增加，使得控制端的电压vgate下降速度增快，用于在提高整流效率的同时加快整流器件的关断速度。这样，当下拉比较电路输出的第一下拉信号dn1为有效值时，控制下拉电路的部分单元工作，当计时电路提供的第二下拉信号dn2为有效值时，也控制下拉电路的部分单元工作等，实现不同情况下提供不同的控制端电压vgate下拉速度，可以更精确地控制控制端电压vgate，在提高整流效率的
同时确保及时拉低控制端电压用于快速关断同步整流器件，提高系统可靠性。在另一个实施例中，下拉电路仅包括一个下拉单元，第一下拉信号dn1和第二下拉信号dn2都控制同一个下拉单元。
55.图9示出了根据本发明一实施例的上拉控制电路的示意图。上拉控制电路90包括上拉比较电路91，上拉比较电路91将整流器件d两端电压差与上拉阈值电压进行比较。在具体的实施例中，上拉比较电路91比较端压信号vds和上拉阈值信号vref2。上拉比较电路91的反相输入端接收检测整流器件d漏源电压的端压信号vds，上拉比较电路91的同相输入端接收上拉阈值信号vref2，上拉比较电路91的输出端耦接上拉电路92的输入端。当漏源电压vds小于上拉阈值vref2时，上拉比较电路91输出的上拉信号un为有效值，控制上拉电路92工作，电流从上拉电路92流向整流器件d的控制端，用于使整流器件d控制端的电压vgate增大。其中上拉阈值电压小于下拉阈值电压，即图9所示的上拉阈值信号vref2小于图5所示的下拉阈值信号vref1。当整流器件d两端电压差vds大于上拉阈值电压vref2且小于下拉基准电压并且计时电路输出为无效值时，整流器件d控制端的电压vgate保持。
56.图10示出了根据本发明一实施例的上拉电路的示意图。上拉电路100包括一个或多个并联的可控电流源101、102、10n，每个可控电流源包括串联的开关和电流源。可控电流源的控制端耦接上拉控制电路，具体地，可控电流源101的控制端接收上拉控制信号uc1，依次类推。上拉控制信号uc1、uc2和ucn可以由上拉控制电路基于上拉比较电路的输出而产生。
57.下面将基于图11和图12的波形图实施例阐述整流器件的控制方法。
58.图11示出了根据本发明一实施例的对整流器件控制端的电压进行下拉控制的信号波形示意图。下面将结合图3-图5进行解释。信号从上至下分别为整流器件d的漏源电压vds，触发电路t1输出的pwm信号，下拉比较电路51输出的第一下拉信号dn1，计时电路52输出的计时信号ct，逻辑电路u4输出的第二下拉信号dn2以及整流器件d控制端的电压信号vgate。在时间t0，整流器件d的体二极管导通，整流器件两端电压差即漏源电压vds迅速下降至小于导通阈值电压von，pwm由低电平转换为高电平有效值，驱动电路控制整流器件控制端电压vgate升高用于使整流器件d同步导通，同时计时电路52开始计时。在时间t1，漏源电压vds上升至高于下拉阈值电压vref1，下拉比较单元输出的第一下拉信号dn1由低电平切换为高电平有效值，下拉电路工作，具体地可以为下拉电路中的部分下拉单元工作，整流器件d控制端的电压vgate下降。在一个实施例中，控制整流器件d控制端的电压vgate下降通过控制可控电流源，使电流流出整流器件d的控制端来实现。在时间t2，漏源电压vds低于下拉阈值电压vref1，第一下拉信号dn1由高电平切换为低电平，此时计时未达到预设时长tth，第二下拉信号dn2也为低电平，下拉电路停止工作，控制端的电压vgate保持。在时间t3，vds再次上升至高于vref1，dn1信号再次变为高电平，控制控制端的电压vgate下降，直至时间t4，电压vds低于vref1，dn1变为低电平，电压vgate保持。在时间t5，整流器件d的导通状态达到预设时长tth，计时电路的计时达到预设时长tth，计时信号ct由低电平切换为高电平，第二下拉信号dn2变换为高电平，下拉电路的至少部分单元工作，整流器件d控制端的电压vgate继续下降，直至在时间t6，控制端电压vgate下降至预设阈值vth1，第二下拉信号dn2切换为低电平，下拉电路停止工作，控制端的电压vgate被保持。在时间t7，漏源电压vds上升至关断阈值voff，pwm信号由高电平切换为低电平，用于将控制端电压vgate拉低至
零值，关断整流器件d。这样，在同步导通阶段，整流器件d控制端的电压vgate不仅在整流器件两端电压差大于第一阈值电压时被控制下降，以及，当整流器件导通达到预设时长后控制端的电压vgate也被控制下降，可以适应不同规格的mosfet整流管，也可以在深度ccm模式下依然可以保证在关断前将整流器件控制端的电压拉低，实现同步整流器件的快速关断，保证系统具有高可靠性。
59.图12示出了根据本发明一实施例的对整流器件控制端的电压进行上拉控制的信号波形示意图。下面将结合图4、图5和图9进行解释。从上到下分别示出了整流器件d的漏源电压vds，触发电路t1输出的pwm信号，下拉比较电路51输出的第一下拉信号dn1，上拉控制电路90输出的上拉信号un以及整流器件d控制端的电压信号vgate。其中t0-t4的控制与图11可以相同，不再赘述。在时间t5，因流过整流器件d的电流增大等原因，漏源电压vds下降至低于上拉阈值vref2时，上拉信号un由低电平切换为高电平的有效值，上拉电路工作，电流从上拉电路流向整流管控制端，整流器件d控制端的电压vgate增大，用于降低整流器件d的导通电阻，降低导通损耗，提高电源效率。其中上拉阈值电压vref2小于下拉阈值电压vref1。在一个实施例中，控制控制端的电压vgate增大通过控制可控电流源，使电流流向整流器件的控制端来实现。在时间t6，漏源电压vds上升至高于上拉阈值vref2，上拉信号un切换为低电平，整流器件控制端的电压vgate保持。在时间t7，漏源电压vds再次下降至低于上拉阈值vref2，上拉电路再次工作，整流器件的控制端电压vgate上升，在时间t8，随着漏源电压vds上升至高于上拉阈值vref2，控制端的电压vgate再次保持。随着续流电流的逐步减小，当漏源电压vds再次上升至下拉阈值vref1时，下拉信号dn1再次置高，用于控制整流器件d控制端电压vgate下降。在一个实施例中，当后续整流器件d导通计时达到预设时长时，下拉电路再次控制控制端电压vgate下降，此时上拉电路被阻止工作。图12中时间t1-t8阶段对整流器件d控制端的电压vgate增大或保持的控制是基于计时电路的计时未达到预设时长，在这段时间内，在整流器件d两端电压差vds小于下拉阈值vref1且大于上拉阈值vref2时，整流器件d控制端的电压vgate呈保持状态。当漏源电压vds上升至关断阈值voff时，驱动电路将控制端电压vgate拉到地，完全关断整流器件d。上述的各项阈值电压或阈值信号可以为预设固定值，也可以通过控制电路外部可调。
60.本领域技术人员应当知道，说明书或附图所涉逻辑控制中的“高电平”与“低电平”、“置位”与“复位”、“与门”与“或门”、“同相输入端”与“反相输入端”等逻辑控制可相互调换或改变，通过调节后续逻辑控制而实现与上述实施例相同的功能或目的。
61.这里本发明的描述和应用是说明性的，并非想将本发明的范围限制在上述实施例中。说明书中所涉及的效果或优点等相关描述可因具体条件参数的不确定或其它因素影响而可能在实际实验例中不能体现，效果或优点等相关描述不用于对发明范围进行限制。这里所披露的实施例的变形和改变是可能的，对于那些本领域的普通技术人员来说实施例的替换和等效的各种部件是公知的。本领域技术人员应该清楚的是，在不脱离本发明的精神或本质特征的情况下，本发明可以以其它形式、结构、布置、比例，以及用其它组件、材料和部件来实现。在不脱离本发明范围和精神的情况下，可以对这里所披露的实施例进行其它变形和改变。