非易失性存储器及其数据擦除方法与流程

1.本技术实施例涉及半导体技术领域，更具体地，涉及一种非易失性存储器以及一种非易失性存储器的数据擦除方法。


背景技术：

2.近来，具有“垂直”(即，以三维(3d))堆叠的存储单元的非易失性存储器被广泛使用于电子设备中，其通常包括垂直堆叠的多个层级(例如，通过双堆叠工艺形成的非易失性存储器中的顶部层级和底部层级)，在每个层级中可存在多个垂直堆叠的存储单元。为了在具有多个层级的非易失性存储器中有效地读取、写入和擦除，每个层级可被单独擦除。
3.此外，随着非易失性存储器的堆叠层数的不断增加，其沟道层底部的连接方式从传统的选择性外延结构向侧向连通以及目前最新的底部连通方式发展。通过在底部形成高掺杂的半导体层(其通常与沟道层具有相同类型的掺杂杂质)以连接沟道层成为目前主流的非易失性存储器制备方法，而基于上述制备方法获得的非易失性存储器并不适用体擦除方式，因此，需要采用栅极诱导漏极泄漏(gidl)生成辅助体偏压来辅助层级擦除操作实现非易失性存储器的数据擦除。
4.因此，如何实现高效的非易失性存储器层级擦除操作和栅极感应漏极泄漏擦除操作是本领域技术人员亟待解决的问题。


技术实现要素：

5.为了解决或部分解决上述问题或其他问题，提出了本技术实施例下文中将要进一步描述的各个实施方式。
6.本技术实施例的一方面提供了一种非易失性存储器的数据擦除方法，所述存储器包括多个存储单元串，每个所述存储单元串形成在衬底的阱掺杂区上，并包括串接的选择栅晶体管和存储单元，所述方法包括：向待进行擦除操作的存储单元串施加台阶擦除电压，所述台阶擦除电压具有台阶状上升的电压波形；以及在所述台阶擦除电压从其中间电平升高至其峰值电平期间，将所述选择栅晶体管的电压从其起始电平升高至其预定峰值电平，并将预定区域的电压从其起始电平升高至其预定峰值电平，从而在所述存储单元串中生成栅极感应漏极泄漏电流，其中，所述预定区域邻近所述选择栅晶体管，并包括至少一个所述存储单元。
7.根据本技术的一个实施方式，所述选择栅晶体管包括连接所述位线的顶层选择栅晶体管和连接所述阱掺杂区的底层选择栅晶体管；以及所述预定区域至少包括第一预定区域和第二预定区域，其中所述第一预定区域邻近所述底层栅选择栅晶体管，并包括至少一个所述存储单元，以及所述第二预定区域邻近所述顶层选择栅晶体管，并包括至少一个所述存储单元。
8.根据本技术的一个实施方式，将所述选择栅晶体管的电压从其起始电平升高至其预定峰值电平，并将预定区域的电压从其起始电平升高至其预定峰值电平包括：在将所述
选择栅晶体管的电压从其起始电平升高至其峰值电平期间，将所述存储单元串的预定区域的电压从其起始电平升高至其峰值电平。
9.根据本技术的一个实施方式，将所述选择栅晶体管的电压从其起始电平升高至其预定峰值电平，并将预定区域的电压从其起始电平升高至其预定峰值电平包括：在将所述选择栅晶体管的电压从其起始电平升高至其峰值电平的同时，将所述存储单元串的预定区域的电压从其起始电平升高至其峰值电平，且所述选择栅晶体管的峰值电平等于所述预定区域的峰值电平。
10.根据本技术的一个实施方式，将所述选择栅晶体管的电压从其起始电平升高至其预定峰值电平，并将预定区域的电压从其起始电平升高至其预定峰值电平包括：在所述选择栅晶体管的电压从其起始电平升高之后，将所述存储单元串的预定区域的电压从其起始电平升高。
11.根据本技术的一个实施方式，所述存储单元包括真存储单元和伪存储单元，所述第一预定区域邻近所述底层栅选择栅晶体管，并包括至少一个所述第一伪存储单元。
12.根据本技术的一个实施方式，所述伪存储单元包括位于所述底层选择栅晶体管与所述阱掺杂区之间的第一伪存储单元，所述第一预定区域与所述衬底之间间隔至少一个所述第一伪存储单元。
13.根据本技术的一个实施方式，所述方法还包括：将用于间隔的至少一个所述第一伪存储单元在所述擦除操作期间设置为浮置状态。
14.根据本技术的一个实施方式，所述方法还包括：向用于间隔的至少一个所述第一伪存储单元施加所述台阶擦除电压。
15.根据本技术的一个实施方式，所述存储单元包括真存储单元和伪存储单元，所述伪存储单元包括邻近所述选择栅晶体管的选择层级伪存储单元，所述方法还包括：在所述台阶擦除电压从其中间电平升高至其峰值电平期间，将所述选择层级伪存储单元的电压从其起始电平升高至其峰值电平。
16.根据本技术的一个实施方式，所述方法还包括：在将所述选择栅晶体管的电压从其起始电平升高至其预定峰值电平期间，将所述选择层级伪存储单元的电压从其起始电平升高至其峰值电平。
17.根据本技术的一个实施方式，所述方法还包括：在将所述选择栅晶体管的电压从其起始电平升高至其预定峰值电平的同时，将所述选择层级伪存储单元的电压从其起始电平升高至其峰值电平；或者，在所述选择栅晶体管的电压从其起始电平升高之后，将所述选择层级伪存储单元的电压从其起始电平升高。
18.根据本技术的一个实施方式，将所述选择栅晶体管的电压从其起始电平升高至其预定峰值电平，并将预定区域的电压从其起始电平升高至其预定峰值电平包括：在将所述底层选择栅晶体管的电压从其起始电平升高至其峰值电平期间，将所述第一预定区域的电压从其起始电平升高至其峰值电平；以及在将所述顶层选择栅晶体管的电压从其起始电平升高至其峰值电平期间，将所述第二预定区域的电压从其起始电平升高至其峰值电平。
19.根据本技术的一个实施方式，将所述选择栅晶体管的电压从其起始电平升高至其预定峰值电平，并将预定区域的电压从其起始电平升高至其预定峰值电平包括：在所述底层栅选择栅晶体管的电压从其起始电平升高之后，将所述第一预定区域的电压从其起始电
平升高；以及在将所述顶层栅选择栅晶体管的电压从其起始电平升高至其预定峰值电平的同时，将所述第二预定区域的电压从其起始电平升高至其预定峰值电平，且所述顶层栅选择栅晶体管的预定峰值电平等于所述第二预定区域的预定峰值电平。
20.根据本技术的一个实施方式，将所述选择栅晶体管的电压从其起始电平升高至其预定峰值电平，并将预定区域的电压从其起始电平升高至其预定峰值电平包括：在将所述底层栅选择栅晶体管的电压从其起始电平升高至其预定峰值电平的同时，将所述第一预定区域的电压从其起始电平升高至其预定峰值电平，且所述底层栅选择栅晶体管的预定峰值电平等于所述第一预定区域的预定峰值电平；以及在所述顶层栅选择栅晶体管的电压从其起始电平升高之后，将所述第二预定区域的电压从其起始电平升高。
21.根据本技术的一个实施方式，将所述选择栅晶体管的电压从其起始电平升高至其预定峰值电平，并将预定区域的电压从其起始电平升高至其预定峰值电平包括：在将所述底层栅选择栅晶体管的电压从其起始电平升高至其预定峰值电平的同时，将所述第一预定区域的电压从其起始电平升高至其峰值电平，且所述底层栅选择栅晶体管的预定峰值电平等于所述第一预定区域的预定峰值电平；以及在将所述顶层栅选择栅晶体管的电压从其起始电平升高至其预定峰值电平的同时，将所述第二预定区域的电压从其起始电平升高至所述预定峰值电平，且所述顶层栅选择栅晶体管的预定峰值电平等于所述第二预定区域的预定峰值电平。
22.根据本技术的一个实施方式，将所述选择栅晶体管的电压从其起始电平升高至其预定峰值电平，并将预定区域的电压从其起始电平升高至其预定峰值电平包括：在所述底层栅选择栅晶体管的电压从其起始电平升高之后，将所述第一预定区域的电压从其起始电平升高；以及在所述顶层栅选择栅晶体管的电压从其起始电平升高之后，将所述第二预定区域的电压从其起始电平升高。
23.本技术实施例的另一方面提供了一种非易失性存储器，所述非易失性存储器包括：存储阵列，形成在衬底的阱掺杂区上，并包括多个存储单元，其中每一列中的存储单元串连接到同一位线形成存储单元串，多个所述存储单元串被形成为存储块，所述存储块在垂直于所述衬底方向包括垂直堆叠的多个层级，所述存储单元串包括分属于不同层级的多个子存储单元串；以及控制电路，其与所述存储阵列耦接并被配置为控制对所述多个层级进行层级选择，并对选择的层级进行本技术实施例一方面提供的非易失性存储器的数据擦除方法中任一项所述的层级擦除操作和栅极感应漏极泄漏gidl擦除操作。
24.根据本技术的一个实施方式，所述存储阵列为三维nand存储阵列，所述非易失性存储器为三维nand存储器。
25.本技术实施例的又一方面提供了一种存储系统，包括控制器及本技术实施例另一方面提供的非易失性存储器，所述控制器耦合至所述存储器，且用于控制所述存储器存储数据。
26.本技术实施例的又一方面提供了一种电子设备，包括本技术实施例另一方面提供的非易失性存储器。
27.根据本技术至少一个实施方式提供的非易失性存储器及其数据擦除方法，以及存储系统、电子设备，该数据擦除方法可包括两个时间段，其中在第一时间段内施加在存储单元串的擦除电压从起始电平升高至中间电平，在第二时间段内擦除电压从中间电平升高至
峰值电平。通过在第二时间段内，对存储单元串的选择栅晶体管和邻近选择栅晶体管的预定区域施加辅助电压(预定峰值电平)可生成栅极感应漏极泄漏电流，实现高效的非易失性存储器层级擦除操作和栅极感应漏极泄漏擦除操作。
28.进一步地，根据本技术至少一个实施方式，在对存储单元串的选择栅晶体管施加辅助电压器件期间，对邻近选择栅晶体管的预定区域施加辅助电压。具体地，在分别对存储单元串的选择栅晶体管和邻近选择栅晶体管的预定区域施加辅助电压时(例如，先对存储单元串的选择栅晶体管施加辅助电压，之后对邻近选择栅晶体管的预定区域施加辅助电压)，可提高选择栅晶体管作为存储单元串的选择开关的开断性能，避免相邻存储单元串之间的串扰和漏电；在同时对存储单元串的选择栅晶体管和邻近选择栅晶体管的预定区域施加辅助电压时，可简化非易失性存储器的控制电路，提高非易失性存储器数据擦除方法的可操作性。
29.此外，根据本技术至少一个实施方式，将邻近底层选择栅晶体管的预定区域向待执行擦除操作的层级靠近，可改善栅极感应漏极泄漏电流，实现高效的非易失性存储器的数据擦除。
附图说明
30.通过阅读参照以下附图所作的对非限制性实施例的详细描述，本技术的其它特征、目的和优点将会变得更明显。其中：
31.图1是根据本技术一个实施方式的、非易失性存储器的框图；
32.图2是根据本技术的一个实施方式的、非易失性存储器的局部结构剖面图；
33.图3是根据本技术的一个实施方式的、存储阵列的局部等效电路示意图；
34.图4是根据本技术一个实施方式的、非易失性存储器的数据擦除方法的流程图；
35.图5是根据本技术一个实施方式的、非易失性存储器的局部电路结构图；
36.图6是根据本技术另一实施方式的、非易失性存储器的局部电路结构图；
37.图7是根据本技术一个实施方式的、用于非易失性存储器的电压波形时序图；
38.图8是根据本技术另一实施方式的、用于非易失性存储器的电压波形时序图；
39.图9是根据本技术又一实施方式的、用于非易失性存储器的电压波形时序图；
40.图10是根据本技术又一实施方式的、用于非易失性存储器的电压波形时序图；
41.图11是根据本技术的一个实施方式的存储系统结构示意图；以及
42.图12是根据本技术的一个实施方式的电子设备结构示意图。
具体实施方式
43.现在将在下文中参考附图更全面地描述本发明的示例性实施方式，在附图中示出了本发明的优选实施方式。然而，本发明可以以不同的形式来实施，并且不应被解释为限于本文中阐述的示例性实施方式。相反，提供这些实施方式使得本发明将是透彻的和完整的，并将向本领域技术人员充分传达本发明的范围。
44.还应当理解，应该理解，当元件或层被称为“在”另一元件或层“上”、“连接到”或者“联接到”另一元件或层时，其可以直接在另一元件或上或者直接连接到另一元件或层，或者在它们之间可以存在元件或层。而当元件或层被称为“直接在”另一元件或层“上”、“直接
连接到”或“直接联接到”另一元件或层时，不存在介于中间的元件或层。为此，术语“连接”可以指具有或不具有居间元件的物理连接、电连接和/或流体连接。
45.在整个说明书中，相同的附图标记表示相同的组件。在附图中，为了清楚起见，夸大了层和区域的厚度。
46.虽然术语“第一”、“第二”等可以在本文中用来描述各种元件，但是这些元件不应该被这些术语限制。这些术语可用于将一个元件与另一元件区分开。因此，在不脱离一个或多个实施方式的教导的状态下，下面讨论的第一层级可以被称为第二层级。将元件描述为“第一”元件可以不需要或暗示第二元件或其他元件的存在。术语“第一”、“第二”等也可在本文中用于区分不同类或组的元件。为了简明起见，术语“第一”、“第二”等可以分别表示“第一类(或第一组)”、“第二类(或第二组)”等。
47.本文中所使用的术语仅用于描述特定实施方式的目的，并且不旨在进行限制。如本文中所使用的，术语“和/或”包括相关列出项目中的一个或多个的任何和所有组合。还应理解的是，当在本说明书中使用时，术语“包括”指定所阐述的特征、区域、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他特征、区域、步骤、操作、元件、组件和/或其群组的存在或添加。
48.此外，可在本文中使用相对术语，诸如“下”或“底”以及“上”或“顶”来描述如图中所示的一个元件与另一元件的关系。应当理解，除了图中描绘的定向之外，相对术语旨在包含设备的不同定向。在示例性实施方式中，当图之一中的设备被翻转时，被描述为在其他元件的“下”侧上的元件将随之被定向在其他元件的“上”侧上。因此，取决于图的特定定向，示例性术语“下”可以包含“下”和“上”两种定向。类似地，当图之一中的设备被翻转时，被描述为在其他元件“下方”或“下面”的元件将随之被定向在其他元件“上方”。因此，示例性术语“下方”或“下面”可以包含上方和下方两种定向。
49.图1示出了根据本技术一个实施方式的、非易失性存储器100的框图。如图1所示，非易失性存储器100包括耦接在一起的存储阵列102和控制电路101。在一些实施方式中，可将存储阵列102和控制电路101布置在同一个芯片上。在另外一些实施方式中，可将存储阵列102布置在阵列芯片上，将控制电路101布置在不同的芯片(例如，使用互补金属氧化物半导体(cmos)技术实现，且被称为cmos芯片)上。阵列芯片和cmos芯片可通过例如键合等工艺电耦接在一起。在一些实施方式中，非易失性存储器100是封装一个或多个阵列芯片和cmos芯片的集成电路(ic)封装。
50.非易失性存储器100可被配置为将数据存储在存储阵列102中，并响应于接收到的命令(cmd)来执行操作。在一些实施方式中，非易失性存储器100可接收写命令、读命令、擦除命令等，并可相应地执行操作。
51.在一个实施方式中，非易失性存储器100接收具有地址的擦除命令，然后非易失性存储器100将该地址处的一个或多个存储单元重置为未编程状态(或称为被擦除状态)，诸如对于nand存储单元而言的“1”。
52.通常存储阵列102可包括一个或多个存储平面160，并且存储平面160中的每个存储平面可包括多个存储块(例如，图1所示的块-1至块-n)。每个存储块还可包括垂直堆叠的多个层级(例如，图1所示的、块-1所包括的层级1至层级m)。在一些示例中，并发操作可在不同的存储平面160处发生。在一些实施方式中，层级1至层级m中的每一个是执行擦除操作的
最小单元。
53.在一些实施方式中，存储阵列102是闪存阵列，并且是使用3dnand闪存技术来实现。在一些实施方式中，外围电路101包括耦合在一起的行解码器电路110、页缓冲电路120、数据输入/输出(i/o)电路130、电压发生器140和控制电路150。行解码器电路110可接收被称为行地址(r-addr)的地址，基于行地址来生成字线(wl)信号和选择信号(诸如顶部选择栅(tsg)信号、底部选择栅(bsg)信号等)，并向存储阵列102提供wl信号和选择信号。进一步地，在擦除操作期间，本技术提供的行解码器电路110可提供适当的wl信号和选择信号。
54.页缓冲电路120耦合到存储阵列102的位线(bl)，并且被配置为在读操作和写操作期间缓冲数据。数据i/o电路130经由数据线dl耦合到页缓冲电路120。在一个示例中(例如，在写操作期间)，数据i/o电路130被配置为从非易失性存储器100的外部电路接收数据，并且经由页缓冲电路120将所接收到的数据提供给存储阵列102。
55.电压发生器140被配置为产生适当电平的电压，以用于非易失性存储器100的适当操作。例如，在数据擦除操作期间，电压发生器140可针对适合于擦除操作的位线电压、阱掺杂区电压、各种字线电压、选择电压、预定区域电压等，产生适当电平的电压。例如，在数据擦除操作期间，将台阶擦除电压提供给存储阵列102的阱掺杂区。将台阶擦除辅助电压提供给行解码器110，因此行解码器110可在数据擦除操作期间以适当的电压电平输出顶部选择栅信号。将预定区域的峰值电压提供给行解码器110，因此行解码器110可在数据擦除操作期间以适当的电压电平输出预定区域信号。将台阶擦除电压提供给页缓冲电路120，因此页缓冲电路120可在擦除操作期间以适当的电压电平驱动位线(bl)。此外，也可以在不通过页缓冲电路120的情况下，将台阶擦除电压施加到位线。
56.控制电路150被配置为接收命令(cmd)和地址(addr)，并且基于该命令和地址，将控制信号提供给诸如行解码器电路110、页缓冲电路120、数据i/o电路130、电压发生器140等电路。例如，控制电路150可以基于地址addr来生成行地址r-addr和列地址c-addr，并且将行地址r-addr提供给行解码器110，以及将列地址提供给数据i/o电路130。在另一实施方式中，控制电路150可基于所接收的cmd来控制电压发生器140产生适当电平的电压。控制电路150可协调其它电路，以在适当的时间并且按照适当的电压电平向存储阵列102提供信号。
57.控制电路150可包括第一部分控制电路155，其被配置为生成适当的控制信号以控制其它电路将适当的信号提供给存储阵列102来进行擦除操作，该擦除操作使用层级擦除机制和gidl擦除机制，换言之，第一部分控制电路155为用于混合擦除的控制电路。具有针对存储阵列102的适当时序和电压电平的信号可将层级擦除机制和gidl擦除机制作用于非易失性存储器的数据擦除操作。本技术将参照图4至图12在下文中来详细地描述信号的波形。
58.图2示出了根据本技术的一个实施方式的非易失性存储器200的局部结构剖面图。如图2所示，在本技术的一个实施方式中，非易失性存储器200可包括通过例如键合等工艺电耦合在一起的三维存储阵列芯片202和外围电路芯片201。
59.在一些实施方式中，非易失性存储器200可包括多个阵列芯片202和外围电路芯片201。阵列芯片202包括衬底203和形成在衬底203上的叠层结构290。外围电路芯片201包括衬底和在衬底上形成的外围电路。为了简单起见，衬底203的主表面被称为x-y平面，并且垂
直于主表面的方向被称为z方向。
60.衬底203和外围电路芯片201的衬底可分别是任何适当的衬底，诸如硅(si)衬底、锗(ge)衬底、硅锗(sige)衬底和/或绝缘体上硅(soi)衬底。换言之，衬底203和外围电路芯片201的衬底可以分别包括半导体材料，例如，iv族半导体、iii-v族化合物半导体或ii-vi族氧化物半导体。iv族半导体可包括si、ge或sige。作为一种选择，衬底203和外围电路芯片201的衬底也可以分别是块状晶圆或外延层。
61.叠层结构290包括交替地堆叠的栅极层295和绝缘层294。栅极层295由诸如高介电常数(高k)栅极绝缘体层和金属栅极(mg)电极等栅极堆叠材料制成。绝缘层294由诸如氮化硅、二氧化硅等绝缘材料制成。栅极层295和绝缘层294被配置为在z方向形成垂直地堆叠的晶体管，栅极层295对应于晶体管的栅极。
62.非易失性存储器200可包括存储单元阵列和外围电路(例如，行解码器电路110、页缓冲电路120、数据i/o电路130、电压发生器140、控制电路150等)。外围电路形成在外围电路芯片201中，存储单元阵列形成在阵列芯片202中。阵列芯片202可包括核心区域01和阶梯区域02，存储单元阵列形成在叠层结构290位于核心区域01的部分中，并包括多个垂直存储单元串280。阶梯区域02可促进例如与存储单元串280中的存储单元的栅极、选择栅晶体管的栅极等等的连接。存储单元串280中的存储单元的栅极对应于存储架构中的字线。
63.存储单元串280由贯穿叠层结构200并垂直(沿z方向)延伸到衬底203中的沟道结构281形成。换言之，沟道结构281和叠层结构290共同形成存储单元串280。
64.沟道结构281可包括在x-y平面上具有圆形形状、且在z方向延伸至衬底203的功能层和半导体层，功能层可包括阻隔绝缘层(例如，氧化硅)、电荷存储层(例如，氮化硅)、隧穿绝缘层(例如，氧化硅)。半导体层可由任何适当的半导体材料(诸如多晶硅或单晶硅)制备，并且该半导体材料可选择不掺杂，或者也可选择包括p型或n型掺杂杂质。在一个实施方式中，可在用于沟道结构281的孔(该孔可贯穿叠层结构290并延伸至衬底203中)的侧壁上形成阻隔绝缘层，然后从侧壁顺序地堆叠电荷存储层、隧穿绝缘层、半导体层和绝缘填充层。绝缘填充层可由诸如氧化硅和/或氮化硅之类的绝缘材料形成，和/或可被形成为气隙。
65.衬底203可包括阱掺杂区，例如高掺杂的半导体层205(或者称为阱掺杂区205)，用于与沟道结构281中的半导体层形成电连接。作为一种选择，半导体层205可与沟道结构281中的半导体层的底部电连接，作为其他选择，半导体层205可与沟道结构281中的半导体层的侧壁电连接，或者与沟道结构281中的半导体层的底部及侧壁形成电连接。
66.半导体层205可形成为存储单元串280的源极导电连接。半导体层205可包括一层或多层。半导体层205可采用例如硅材料制备，诸如本征多晶硅、掺杂的多晶硅(诸如n型掺杂的硅或p型掺杂的硅等)。作为一种选择，半导体层205还可包括金属硅化物以提高导电性。半导体层205类似地与其它存储单元串280的源极导电连接，并因此形成阵列公共源极(acs)。在一些实施方式中，当存储单元串280被配置为按层级擦除时，半导体层205可延伸并覆盖该层级所属存储块的核心区域和阶梯区域。
67.在一些实施方式中，由栅极层295和绝缘层294形成的、垂直地堆叠的晶体管可包括存储单元(或可称为存储单元晶体管)和选择栅晶体管(例如，一个或多个底层选择栅晶体管，或者一个或多个顶层选择栅晶体管等)。上述沟道结构281的半导体层对应于存储单元串280中的晶体管的沟道部分，而栅极层295对应于存储单元串280中的晶体管的栅极。
68.存储单元可基于上述沟道结构281的电荷存储层的一部分中的载流子捕获而具有不同的阈值电压，该电荷存储层的一部分对应于存储单元的浮栅。例如，当在存储单元晶体管的浮栅中捕获(存储)大量的空穴时，该存储单元晶体管的阈值电压低于预定义的值，则该存储单元晶体管处于对应于逻辑“1”的未编程状态(还被称为被擦除状态)。当从浮栅中排出空穴时，存储单元的阈值电压高于预定义的值，因此存储单元晶体管处于与逻辑“0”相对应的编程状态。
69.通常晶体管包括用于控制沟道的栅极，并且在沟道的每一侧具有漏极和源极。作为一种选择，可将晶体管的沟道的上侧称为漏极，晶体管的沟道的下侧称为源极。作为另一种选择，还可在某些驱动配置下调换漏极和源极。此外，上述顶层选择栅晶体管可与其上方的漏级连接，底层选择栅晶体管可与其下方的源极连接。
70.一个或多个顶层选择栅晶体管被配置为将存储单元串280中的存储单元耦合/解耦至位线。一个或多个底层选择栅晶体管被配置为将存储单元串280中的存储单元耦合/解耦至acs(公共源极线)。
71.底层选择栅晶体管由底层选择栅进行控制。例如，当底层选择栅电压(被施加到底层选择栅的电压)大于底层选择栅晶体管的阈值电压时，底层选择栅晶体管导通，并且存储单元耦合到acs。当底层选择栅电压小于底层选择栅晶体管的阈值电压时，底层选择栅晶体管截止，并且存储单元与acs解耦。类似地，顶层选择栅晶体管由顶层选择栅进行控制。
72.在一些实施方式中，沟道结构281在x-y平面中具有圆形形状，在x-z平面和y-z平面中具有柱形形状。在x-y平面中，多个沟道结构281可彼此分开地设置并形成存储单元阵列。沟道结构281的阵列可以具有任何适当的阵列形状，诸如沿x方向和y方向的矩阵阵列形状、沿x或y方向的锯齿状阵列形状、蜂巢(例如，六边形)阵列形状等。可通过在x方向与沟道结构281具有间距的栅线间隙结构270将存储单元阵列分成多个存储块。每个存储块包括由下至上(z方向)堆叠的多个层级。换言之，多个存储单元串280被形成为存储块，存储块在垂直于衬底203方向(z方向)包括垂直堆叠的多个层级，因此存储单元串280可包括分属于不同层级的多个子存储单元串。
73.在一些实施方式中，在多个层级之间还设置有冗余层级，冗余层级包括至少一个伪存储单元。伪存储单元和存储单元同时制备，可用于工艺和电学缓冲。
74.图3示出了根据本技术的一个实施方式的存储阵列300的局部等效电路示意图。如图3所示，作为示例，三维存储器件300可被分成多个存储块，每个存储块包括两个层级，例如顶部层级452和底部层级450。三维存储器件300还可包括具有多个堆叠式存储器单元340的存储器串212，存储单元串212可包括分属于不同层级的多个子存储单元串，其中多个存储器单元340-1形成的子存储单元串在底部层级450中，以及多个存储器单元340-2形成的子存储单元串在顶部层级452中。三维存储器件300还包括在顶部层级452和底部层级450之间的导电插塞460。因此，在具有多个层级的三维存储器件300中，在顶部层级452中的存储器单元340-2可与在底部层级450中的存储器单元340-1电气地连接以形成存储器串212。存储器串212还可包括在每个端部处的至少一个场效应晶体管(例如，mosfet)，其分别由底层选择栅极332和顶层选择栅极334控制。两个相应的晶体管被称为底层选择栅晶体管332-t和顶层选择栅晶体管334-t。堆叠式存储器单元340可由控制栅极333控制，控制栅极333包括与存储器单元340-1对应的控制栅极333-1和与存储器单元340-2对应的333-2，其中控制
栅极333连接到三维存储器件300的字线(未示出)。顶层选择栅晶体管334-t的漏极端子可连接到位线341，以及底层选择栅晶体管332-t的源极端子可连接到阱掺杂区，acs464可从阱掺杂区形成，且可由在整个存储器块中的存储器串212共用。
75.在非易失性存储器中，每一层级中各行的存储单元连接于同一条字线wl，每一列中的存储单元串连接到同一条位线bl上。每条字线可对应一个页(page)，由多个页组成一个存储块(block)，还可由多个存储块组成一片(plane)。进一步地，在具有多个层级的非易失性存储器中，每个层级可被单独地处理，以进行有效地读取、写入和擦除，例如，三维非易失性存储器中每个层级可独立于其它层级执行擦除操作。此外，还可在包括共用同一字线的存储器单元的存储器页面中执行读取和写入操作。
76.上文中对包括两个层级的三维非易失性存储器结构进行了说明。下文将结合附图详细说明本技术实施方式提供的、用于上述三维非易失性存储器的数据擦除方法。
77.图4是根据本技术一个实施方式的非易失性存储器的数据擦除方法1000的流程图。如图4所示，非易失性存储器的数据擦除验证方法1000包括：
78.步骤s1，向待进行擦除操作的存储单元串施加台阶擦除电压，台阶擦除电压具有台阶状上升的电压波形。
79.步骤s2，在台阶擦除电压从其中间电平升高至其峰值电平期间，将选择栅晶体管的电压从其起始电平升高至其预定峰值电平，并将预定区域的电压从其起始电平升高至其预定峰值电平，从而在存储单元串中生成栅极感应漏极泄漏电流，其中预定区域邻近选择晶体管，并包括至少一个存储单元。
80.下面将对上述各个步骤进行详细的描述，以使本领域技术人员能够更加显而易见地知晓上述方法1000的具体实施。
81.步骤s1
82.图5是根据本技术一个实施方式的非易失性存储器的局部电路结构图。图6是根据本技术另一实施方式的非易失性存储器的局部电路结构图。
83.在步骤s1中，非易失性存储器可包括多个存储块，如图5所示，存储块可包括由顶部层级452和底部层级450组成的存储单元串212。可选择上述存储串212中任意一个待执行擦除操作的层级作为第一层级进行层级擦除操作，也可选择对存储串212所在的存储块整体进行擦除操作。层级擦除操作是指仅对存储块的至少一个层级执行擦除操作，而不对全部的存储块执行擦除操作。
84.在本技术的一个实施方式中，存储单元串212可包括串接的存储单元、顶层选择栅晶体管334-t和底层选择栅晶体管332-t，其中tsg代表施加在控制顶层选择栅晶体管334-t的顶层选择栅的电信号，bsg代表施加在控制底层选择栅晶体管332-t的底层选择栅的电信号。
85.进一步地，在多个层级之间还设置有冗余层级，冗余层级包括至少一个伪存储单元(例如，位于顶部层级452与底部层级450之间的idpdmy)。伪存储单元和存储单元同时制备，可用于工艺和电学缓冲。
86.例如，在本技术的一个实施方式中，存储单元串212可包括至少一个顶层选择栅晶体管334-t，至少一个顶层选择栅晶体管334-t可形成顶层选择层级。作为一种选择，顶层选择层级可包括至少一个顶层选择栅晶体管334-t，和至少一个顶层伪存储单元334’。顶层伪
存储单元334’和顶层选择栅晶体管334-t可同时制备，并用于工艺和电学缓冲，其中tsg_dmy代表施加在顶层伪存储单元334’的栅极的电信号。
87.同样地，存储单元串212还可包括邻近底层选择栅晶体管332-t的底层伪存储单元332’。底层伪存储单元332’和底层选择栅晶体管332-t可同时制备，并用于工艺和电学缓冲，其中bsg_dmy代表施加在底层伪存储单元332’的栅极的电信号。
88.顶层伪存储单元334’和底层伪存储单元332’可被称为选择层级伪存储单元。
89.此外，如图6所示，在底层选择栅晶体管332-t和衬底的阱掺杂区205之间还设置有包括至少一个第一伪存储单元205’的冗余层。该冗余层中的伪存储单元和存储单元同时制备，可用于工艺和电学缓冲。dmy代表施加在伪存储单元205’所属冗余层的预定区域的电信号。
90.图7是根据本技术一个实施方式的、用于非易失性存储器的电压波形时序图。图8是根据本技术另一实施方式的、用于非易失性存储器的电压波形时序图。图9是根据本技术又一实施方式的、用于非易失性存储器的电压波形时序图。图10是根据本技术又一实施方式的、用于非易失性存储器的电压波形时序图。
91.目前，非易失性存储器的沟道层底部的连接方式已经从传统的选择性外延结构，向侧向连通以及目前最新的底部连通方式发展。通过在底部形成高掺杂的半导体层(其通常与沟道层具有相同类型的掺杂杂质)以连接沟道层成为目前主流的非易失性存储器制备方法，而基于上述制备方法获得的非易失性存储器并不适用体擦除方式，因此，需要采用栅极诱导漏极泄漏(gidl)生成辅助体偏压来辅助擦除操作实现非易失性存储器的数据擦除。
92.然而，随着非易失性存储器的堆叠层数的不断增加，擦除载流子通常难以到达待执行操作的存储单元中，以实现有效的gidl擦除。
93.本技术提供的非易失性存储器的擦除方法，通过在数据擦除操作的第二时间段中，在选择晶体管和邻近选择晶体管的预定区域施中加辅助电压(预定峰值电平)，可在待进行数据擦除操作的存储单元串中生成栅极感应漏极泄漏电流，实现高效的层级擦除操作和栅极感应漏极泄漏擦除操作。
94.具体地，如图5至图10所示，可首先向多个待进行数据擦除操作的存储单元串施加具有台阶状上升的电压波形的台阶擦除电压。例如，可分别向与存储单元串212对应的位线341和阱掺杂区205施加上述台阶擦除电压电信号。
95.以图7所示为例，bl代表施加在位线341的电信号。hvnw代表施加在阱掺杂区205的电信号。台阶擦除电压具有台阶状电压波形，第一台阶横跨t0至t2的时间段，电压从起始电平升高至中间电平vepre。第二台阶横跨t2至t3的时间段，电压从中间电平vepre升高至峰值电平vers。其中，中间电平vepre的数值可例如选择在1伏特至4伏特之间。峰值电平vers的数值可例如选择在16伏特至22伏特之间，t2至t3的时间段大致在0.4毫秒至0.9毫秒之间。
96.此外，wls代表施加在存储单元串212各存储单元的栅极的电信号。图7至图10示出了对存储单元串212所属存储块的整体进行数据擦除操作时的电压波形时序图。在对存储块整体进行数据擦除操作时，应将待进行擦除操作的存储块中全部存储单元的栅极接地或者连接低电平。
97.作为一种选择，本技术提供的数据擦除方法还适用于层级数据擦除操作，在执行
层级数据擦除操作时，可将待进行擦除操作的存储单元的栅极接地或者连接低电平。同时，将不进行擦除操作的其他层级所包括的存储单元的栅极设置为浮置状态。当不进行擦除操作的其他层级处于浮置状态的电路结构，其不承担电路互连功能。本领域技术人员将理解的是，在本说明书中，当一个元件(或部件、组件、构件等)被称为处于浮置状态时，意在说明该元件(或部件、组件、构件等)不与其他元件(或部件、组件、构件等)形成电通路。
98.步骤s2
99.结合图5、图7至图10，当多个存储单元串212形成的存储块仅包括底部层级450和顶部层级452时，步骤s2在台阶擦除电压从其中间电平升高至其峰值电平期间，可将选择栅晶体管的电压从其起始电平升高至其预定峰值电平，并将预定区域的电压从其起始电平升高至其预定峰值电平，从而在存储单元串中生成栅极感应漏极泄漏电流，其中预定区域邻近选择栅晶体管，并包括至少一个存储单元可例如包括以下内容：
100.在将选择栅晶体管(例如，顶层选择栅晶体管334-t和底层选择栅晶体管332-t)的电压从其起始电平升高至其峰值电平(例如，vtsg和vbsg)期间，将存储单元串的预定区域(例如，和第二预定区域102和第一预定区域101)的电压从其起始电平升高至其峰值电平(例如，vgidl和vgidl)。
101.换言之，在将底层选择栅晶体管332-t的电压从其起始电平升高至其峰值电平vbsg期间，将第一预定区域101的电压从其起始电平升高至其峰值电平vgidl。或者，在将顶层选择栅晶体管334-t的电压从其起始电平升高至其峰值电平vtsg期间，将第二预定区域102的电压从其起始电平升高至其峰值电平vgidl。
102.具体地，如图5所示，在本技术的一个实施方式中，选择栅晶体管包括连接位线341的顶层选择栅晶体管334-t和连接衬底中阱掺杂区205的底层选择栅晶体管332-t。相应地，预定区域可至少包括第一预定区域101和第二预定区域102，其中第一预定区域101邻近底层栅选择栅晶体管332-t，并包括至少一个存储单元，以及第二预定区域102邻近顶层选择栅晶体管334-t，并包括至少一个存储单元。进一步地，上述每个预定区域(例如，第一预定区域101和第二预定区域102)所包括的存储单元可以是伪存储单元。gidl代表施加在预定区域的各存储单元的栅极的电信号。
103.结合图5、图7至图10，在电信号bl和hvnw从其中间电平vepre升高至其峰值电平vers的t2至t3期间，可分别向顶层选择栅晶体管334-t和底层选择栅晶体管332-t施加电信号tsg和bsg，使其从起始电平升高至其峰值电平vtsg和vbsg。作为一种选择，顶层选择栅晶体管334-t和底层选择栅晶体管332-t的起始电平可以是0伏特，峰值电平vtsg和vbsg的数值可例如选择在2伏特至12伏特之间。此外，在t2至t3期间，还可向上述第一预定区域101和第二预定区域102分别施加电信号gidl，使其从起始电平升高至其峰值电平vgidl。作为一种选择，第一预定区域和第二预定区域的起始电平可以是0伏特，峰值电平vgidl可例如选择在8至15伏特之间。在第二时间段内，对存储单元串的选择栅晶体管和邻近选择栅晶体管的预定区域施加辅助电压(预定峰值电平)可生成栅极感应漏极泄漏电流，实现高效的非易失性存储器层级擦除操作和栅极感应漏极泄漏擦除操作。
104.作为一种选择，可在将选择栅晶体管(例如，顶层选择栅晶体管334-t和底层选择栅晶体管332-t)的电压从其起始电平升高至其峰值电平(例如，电平vtsg和vbsg)的同时，将存储单元串212的预定区域(例如，第一预定区域101和第二预定区域102)的电压从其起
始电平升高至其峰值电平vgidl，且选择栅晶体管的峰值电平等于预定区域的峰值电平。同时对存储单元串的选择栅晶体管和邻近选择栅晶体管的预定区域施加辅助电压时，可简化非易失性存储器的控制电路，提高非易失性存储器数据擦除方法的可操作性。
105.作为另一种选择，也可在将选择栅晶体管(例如，顶层选择栅晶体管334-t和底层选择栅晶体管332-t)的电压从其起始电平升高至其峰值电平(例如，电平vtsg和vbsg)之后，再将存储单元串212的预定区域(例如，第一预定区域101和第二预定区域102)的电压从其起始电平升高至其峰值电平vgidl。分别对存储单元串的选择栅晶体管和邻近选择栅晶体管的预定区域施加辅助电压，可提高选择栅晶体管作为存储单元串的选择开关的开断性能，避免相邻存储单元串之间的串扰和漏电。
106.具体地，如图7中虚线圆圈所示，在顶部层级452中，在顶层栅选择栅晶体管334-t的电压从其起始电平升高之后，可将第二预定区域102的电压从其起始电平升高，上述两个操作之间的间隔时间可大致介于0.1毫秒至0.3毫秒的范围。之后，顶层栅选择栅晶体管334-t的电压升至其预定峰值电平vtsg，第二预定区域102的电压也升至其预定峰值电平vgidl。在底部层级450中，可在底层栅选择栅晶体管332-t的电压从其起始电平升高至其预定峰值电平vbsg的同时，将第一预定区域101的电压从其起始电平升高至其预定峰值电平vgidl。上述两个操作同时进行，且预定峰值电平vbsg等于预定峰值电平vgidl。
107.此外，可选地，如图8中虚线圆圈所示，可在顶部层级452中，在将顶层栅选择栅晶体管334-t的电压从其起始电平升高至其预定峰值电平vtsg的同时，将第二预定区域102的电压从其起始电平升高至其预定峰值电平vgidl，上述两个操作同时进行，且预定峰值电平vtsg等于预定峰值电平vgidl。在底部层级450中，在底层栅选择栅晶体管332-t的电压从其起始电平升高之后，可将第一预定区域101的电压从其起始电平升高，上述两个操作之间的间隔时间大致介于0.1毫秒至0.3毫秒的范围。之后，底层栅选择栅晶体管332-t的电压升至其预定峰值电平vbsg，第一预定区域102的电压也升至其预定峰值电平vgidl。
108.此外，可选地，如图9中虚线圆圈所示，在顶部层级452中，在顶层栅选择栅晶体管334-t的电压从其起始电平升高之后，可将第二预定区域102的电压从其起始电平升高，上述两个操作之间的间隔时间大致介于0.1毫秒至0.3毫秒的范围。之后，顶层栅选择栅晶体管334-t的电压升至其预定峰值电平vtsg，第二预定区域102的电压也升至其预定峰值电平vgidl。在底部层级450中，在底层栅选择栅晶体管332-t的电压从其起始电平升高之后，可将第一预定区域101的电压从其起始电平升高，上述两个操作之间的间隔时间大致介于0.1毫秒至0.3毫秒的范围。之后，底层栅选择栅晶体管332-t的电压升至其预定峰值电平vbsg，第一预定区域102的电压也升至其预定峰值电平vgidl。
109.此外，可选地，如图10中虚线圆圈所示，可在顶部层级452中，在将顶层栅选择栅晶体管334-t的电压从其起始电平升高至其预定峰值电平vtsg的同时，将第二预定区域102的电压从其起始电平升高至其预定峰值电平vgidl，上述两个操作同时进行，且预定峰值电平vtsg等于预定峰值电平vgidl。在底部层级450中，在将底层栅选择栅晶体管332-t的电压从其起始电平升高至其预定峰值电平vbsg的同时，将第一预定区域101的电压从其起始电平升高至其预定峰值电平vgidl，上述两个操作同时进行，且预定峰值电平vbsg等于预定峰值电平vgidl。
110.进一步地，再次参考图5、图7至图10，在本技术的一个实施方式中，存储单元串212
还可包括选择层级伪存储单元，其中选择层级伪存储单元包括邻近底层选择栅晶体管332-t的底层伪存储单元332’，以及邻近顶层选择栅晶体管334-t的顶层伪存储单元334’。选择层级伪存储单元与选择栅晶体管同时制备，并用于工艺和电学缓冲。
111.作为一种选择，在电信号bl和hvnw从其中间电平vepre升高至其峰值电平vers的t2至t3期间，可分别向顶层伪存储单元334’和底层伪存储单元332’施加电信号tsg_dmy和bsg_dmy，使其从起始电平升高至其峰值电平vtsg_dmy和vbsg_dmy。作为一种选择，顶层伪存储单元334’和底层伪存储单元332’的起始电平可以是0伏特，峰值电平vtsg_dmy和vbsg_dmy的数值可例如选择在2伏特至12伏特之间。对其邻近的选择层级伪存储单元加压，可增大由于带间隧穿而引起的栅致漏极泄漏(gidl)电流，实现有效的栅致漏极泄漏gidl擦除，进而提高非易失性存储器的数据擦除效率。
112.在本技术的一个实施方式中，在将选择栅晶体管(例如，顶层选择栅晶体管334-t和底层选择栅晶体管332-t)的电压从其起始电平升高至其预定峰值电平(例如，vtsg和vbsg)期间，将选择层级伪存储单元(例如，顶层伪存储单元334’和底层伪存储单元332’)的电压从其起始电平升高至其峰值电平(例如，vtsg_dmy和vbsg_dmy)。
113.例如，作为一种选择，在t2至t3期间，如图7的tsg曲线和tsg_dmy曲线所示，对选择层级伪存储单元加压的步骤可与对选择栅晶体管加压的步骤同时进行，当上述两个步骤同时进行时，同样地，可简化非易失性存储器的控制电路，提高非易失性存储器数据擦除方法的可操作性。
114.作为另一种选择，在t2至t3期间，如图7的bsg曲线和bsg_dmy曲线所示，对选择层级伪存储单元加压的步骤可在对选择栅晶体管加压的步骤之后进行，当上述两个步骤分开进行时，同样地，可在改善栅极感应漏极泄漏电流的情况下，提高选择栅晶体管作为存储单元串的选择开关的开断性能。
115.进一步地，结合图6、图9和图10，在本技术的一个实施方式中，在底层选择栅晶体管332-t和衬底的阱掺杂区205之间还设置有包括至少一个第一伪存储单元205’的冗余层。该冗余层中的伪存储单元和存储单元同时制备，可用于工艺和电学缓冲。dmy代表施加在伪存储单元205’所属冗余层的预定区域的电信号。
116.作为一种选择，第一预定区域101与衬底的阱掺杂区205之间可间隔至少一个第一伪存储单元205’。通过上述设置，可避免衬底中的工艺缺陷对第一预定区域的电势造成的不利影响，进而减小衬底的工艺缺陷对栅致漏极泄漏(gidl)电流的不利影响。
117.此外，在数据擦除操作期间，可通过将第一伪存储单元205’设置为浮置状态(floating)，将衬底的阱掺杂区205的电势传导出来，从而在改善栅极感应漏极泄漏电流的情况下，简化非易失性存储器的控制电路，提高非易失性存储器数据擦除方法的可操作性。换言之，浮置状态的第一伪存储单元205’在数据擦除操作期间，通过电压耦合可获得衬底的阱掺杂区205的预定峰值电平，从而在避免衬底的工艺缺陷带来的不利影响下，获得更好的数据擦除效果。
118.作为一种选择，也可直接对上述起间隔作用的第一伪存储单元205’施加电信号dmy。该电信号dmy可与施加在位线341和衬底的阱掺杂区205的台阶擦除电压具有相同的台阶状电压波形。
119.根据本技术至少一个实施方式，在对存储单元串的选择栅晶体管施加辅助电压器
件，对邻近选择栅晶体管的预定区域施加辅助电压。具体地，在分别对存储单元串的选择栅晶体管和邻近选择栅晶体管的预定区域施加辅助电压时(例如，先对存储单元串的选择栅晶体管施加辅助电压，之后对邻近选择栅晶体管的预定区域施加辅助电压)，可提高选择栅晶体管作为存储单元串的选择开关的开断性能，避免相邻存储单元串之间的串扰和漏电；在同时对存储单元串的选择栅晶体管和邻近选择栅晶体管的预定区域施加辅助电压时，可简化非易失性存储器的控制电路，提高非易失性存储器数据擦除方法的可操作性。
120.此外，根据本技术至少一个实施方式，将邻近底层选择栅晶体管的预定区域向待执行擦除操作的层级靠近，可改善栅极感应漏极泄漏电流，实现高效的非易失性存储器的数据擦除。
121.图11是根据本技术一个实施方式的存储系统10000结构示意图。
122.如图11所示，本技术至少一个实施方式还提供了一种存储器系统10000。存储器系统10000可包括存储器4000和控制器6000。存储器4000可与上文中任意实施方式的所描述的存储器相同，本技术对此不再赘述。存储器系统10000可以是二维存储系统或者三维存储系统，下面以三维存储器系统为例进行说明。
123.三维存储器系统10000可包括三维存储器4000、主机5000和控制器6000。三维存储器4000可与上文中任意实施方式的所描述的三维存储器相同，本技术对此不再赘述。控制器6000可通过通道ch控制三维存储器4000，并且三维存储器4000可响应于来自主机5000的请求基于控制器6000的控制而执行操作。三维存储器4000可通过通道ch从控制器5000接收命令cmd和地址addr并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，三维存储器4000可对由地址选择的区域执行与命令相对应的内部操作。
124.在一些实施方式中，三维存储器系统可被实施为诸如通用闪存存储(ufs)装置，固态硬盘(ssd)，mmc、emmc、rs-mmc和微型mmc形式的多媒体卡，sd、迷你sd和微型sd形式的安全数字卡，个人计算机存储卡国际协会(pcmcia)卡类型的存储装置，外围组件互连(pci)类型的存储装置，高速pci(pci-e)类型的存储装置，紧凑型闪存(cf)卡，智能媒体卡或者记忆棒等。
125.图12是本技术实施方式提供的电子设备20000的结构示意图。
126.如图12所示，本技术至少一个实施方式还提供了一种电子设备20000。电子设备20000包括存储器4000。存储器4000可与上文中任意实施方式的所描述的存储器相同，本技术对此不再赘述。电子设备20000可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源等带有存储功能的设备。因而，可根据电子设备20000的具体设备类型确定电子设备20000的控制模块8000，控制模块8000可通过诸如通道等控制三维存储器4000，并且三维存储器4000可通过诸如通道等从控制模块8000接收命令cmd和地址addr，并且访问响应于该地址而从存储单元阵列中选择的区域。本技术对此不做限定。
127.本技术提供存储器、存储系统和电子设备，由于采用了本技术上述任一实施方式提供的非易失性存储器的数据擦除方法，因而具有与上述非易失性存储器的数据擦除方法相同的有益效果，在此不做赘述。
128.以上描述仅为本技术的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本技术中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的状态下，由上述技术特征或其等同特征进行任意组
合而形成的其它技术方案。例如上述特征与本技术中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。