时钟重整电路模块、信号传输系统及信号传输方法与流程

1.本发明涉及一种信号传输电路，且尤其涉及一种时钟重整电路模块、信号传输系统及信号传输方法。


背景技术：

2.随着印刷电路板上的信号传输速度越来越快，信号在传输过程中产生的衰减也越来越严重。因此，实务上往往会在上游元件(upstream component)与下游元件(downstream component)之间加入时钟重整器(retimer)，以延长信号传输距离。然而，在信号传输路径上增加时钟重整器，虽然可延长信号传输距离，但也会相应增加数据传输的延迟时间。因此，如何在延长信号传输距离的同时尽可能减少信号的传输延迟，实为相关领域技术人员所致力研究的课题之一。


技术实现要素：

3.本发明提供一种时钟重整电路模块、信号传输系统及信号传输方法，可在延长信号传输距离的同时尽可能减少信号的传输延迟。
4.本发明的范例实施例提供一种时钟重整电路模块，其适于执行上游装置与下游装置之间的信号传输。所述时钟重整电路模块包括路径控制电路与多路径信号传输电路。所述多路径信号传输电路连接至所述路径控制电路。所述多路径信号传输电路包括多个并列信号传输路径。所述路径控制电路用以在所述上游装置与所述下游装置执行交握操作的期间，控制所述多路径信号传输电路基于所述多个并列信号传输路径中的第一并列信号传输路径执行所述上游装置与所述下游装置之间的所述信号传输。在所述交握操作结束后，所述路径控制电路更用以控制所述多路径信号传输电路基于所述多个并列信号传输路径中的第二并列信号传输路径执行所述上游装置与所述下游装置之间的所述信号传输。
5.在本发明的一范例实施例中，所述交握操作用以设定所述上游装置与所述下游装置的至少其中之一的均衡器的参数。
6.在本发明的一范例实施例中，所述第一并列信号传输路径的信号延迟高于所述第二并列信号传输路径的信号延迟。
7.在本发明的一范例实施例中，所述第一并列信号传输路径包含多个第一平行信号通道，所述第二并列信号传输路径包含多个第二平行信号通道，且所述多个第一平行信号通道的总数不同于所述多个第二平行信号通道的总数。
8.在本发明的一范例实施例中，经由所述第一并列信号传输路径传输的信号的频率不同于经由所述第二并列信号传输路径传输的信号的频率。
9.在本发明的一范例实施例中，所述路径控制电路更用以检测所述上游装置与所述下游装置之间执行的所述交握操作的开始与结束。
10.在本发明的一范例实施例中，所述时钟重整电路模块更包括信号接收电路与信号输出电路。所述信号接收电路连接至所述多路径信号传输电路。所述信号输出电路连接至
所述多路径信号传输电路。所述信号接收电路用以接收第一信号并输出第二信号。所述路径控制电路更用以导通所述多个并列信号传输路径的其中之一作为目标并列信号传输路径。所述多路径信号传输电路更用以基于所述目标并列信号传输路径从所述信号接收电路接收所述第二信号并输出第三信号。所述信号输出电路更用以从所述多路径信号传输电路接收所述第三信号并输出第四信号。
11.在本发明的一范例实施例中，所述第二信号的频率低于所述第一信号的频率，且所述第四信号的频率高于所述第三信号的频率。
12.在本发明的一范例实施例中，在所述上游装置与所述下游装置执行所述交握操作的期间，所述路径控制电路导通所述第一并列信号传输路径作为所述目标并列信号传输路径。在所述交握操作结束后，所述路径控制电路更用以切换为导通所述第二并列信号传输路径作为所述目标并列信号传输路径。
13.在本发明的一范例实施例中，所述信号接收电路包括时钟与数据回复电路与序列转并列电路。所述序列转并列电路的输入端连接至所述时钟与数据回复电路的输出端。所述序列转并列电路的输出端连接至所述第一并列信号传输路径的输入端与所述第二并列信号传输路径的输入端。所述时钟与数据回复电路的输入端用以接收所述第一信号。所述序列转并列电路的所述输出端用以输出所述第二信号。
14.在本发明的一范例实施例中，所述信号输出电路包括复用器电路与并列转序列电路。所述复用器电路的第一输入端连接至所述第一并列信号传输路径的输出端。所述复用器电路的第二输入端连接至所述第二并列信号传输路径的输出端。所述复用器电路的输出端连接至所述并列转序列电路的输入端。所述复用器电路的所述第一输入端与所述第二输入端的其中之一用以接收所述第三信号。所述并列转序列电路的输出端用以输出所述第四信号。
15.在本发明的一范例实施例中，所述信号接收电路包括时钟与数据回复电路与序列转并列电路。所述时钟与数据回复电路的输出端连接至所述序列转并列电路的输入端与所述第二并列信号传输路径的输入端。所述序列转并列电路的输出端连接至所述第一并列信号传输路径的输入端。所述时钟与数据回复电路的输入端用以接收所述第一信号。所述时钟与数据回复电路的所述输出端与所述序列转并列电路的所述输出端的其中之一用以输出所述第二信号。
16.在本发明的一范例实施例中，所述信号输出电路包括第一并列转序列电路、第二并列转序列电路及复用器电路。所述第一并列转序列电路的输入端连接至所述第一并列信号传输路径的输出端。所述第一并列转序列电路的输出端连接至所述复用器电路的第一输入端。所述第二并列信号传输路径的输出端连接至所述复用器电路的第二输入端。所述复用器电路的输出端连接至所述第二并列转序列电路的输入端。所述第一并列转序列电路的所述输入端与所述复用器电路的所述第二输入端的其中之一用以接收所述第三信号。所述第二并列转序列电路的输出端用以输出所述第四信号。
17.本发明的范例实施例另提出一种信号传输系统，其包括上游装置、下游装置及时钟重整电路模块。所述时钟重整电路模块连接于所述上游装置与所述下游装置之间，以执行所述上游装置与所述下游装置之间的信号传输。所述时钟重整电路模块包括多个并列信号传输路径。所述时钟重整电路模块用以在所述上游装置与所述下游装置执行交握操作的
期间，基于所述多个并列信号传输路径中的第一并列信号传输路径执行所述上游装置与所述下游装置之间的所述信号传输。在所述交握操作结束后，所述时钟重整电路模块更用以基于所述多个并列信号传输路径中的第二并列信号传输路径执行所述上游装置与所述下游装置之间的所述信号传输。
18.在本发明的一范例实施例中，所述时钟重整电路模块更用以检测所述上游装置与所述下游装置之间执行的所述交握操作的开始与结束。
19.本发明的范例实施例另提出一种信号传输方法，其用于时钟重整电路模块。所述信号传输方法包括：在上游装置与下游装置执行交握操作的期间，基于时钟重整电路模块的多个并列信号传输路径中的第一并列信号传输路径执行所述上游装置与所述下游装置之间的信号传输；以及在所述交握操作结束后，基于所述多个并列信号传输路径中的第二并列信号传输路径执行所述上游装置与所述下游装置之间的所述信号传输。
20.基于上述，时钟重整电路模块可在上游装置与下游装置执行交握操作的期间，基于多个并列信号传输路径中的第一并列信号传输路径执行上游装置与下游装置之间的信号传输。此外，在交握操作结束后，时钟重整电路模块可基于该多个并列信号传输路径中的第二并列信号传输路径执行所述信号传输。藉此，可在延长信号传输距离的同时尽可能减少信号的传输延迟。
附图说明
21.图1是根据本发明的范例实施例所示出的信号传输系统的示意图；
22.图2是根据本发明的范例实施例所示出的时钟重整电路模块的示意图；
23.图3是根据本发明的范例实施例所示出的时钟重整电路模块的示意图；
24.图4是根据本发明的范例实施例所示出的时钟重整电路模块的示意图；
25.图5是根据本发明的范例实施例所示出的信号传输方法的流程图。
具体实施方式
26.现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
27.以下提出多个范例实施例来说明本发明，然而本发明不仅限于所例示的多个范例实施例。又范例实施例之间也允许有适当的结合。在本案说明书全文(包括申请专利范围)中所使用的“连接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置连接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。此外，“信号”一词可指至少一电流、电压、电荷、温度、数据、或任何其他一或多个信号。
28.图1是根据本发明的范例实施例所示出的信号传输系统的示意图。请参照图1，信号传输系统100包括时钟重整(retiming)电路模块10、上游(upstream)装置11及下游(downstream)装置12。时钟重整电路模块10适于连接于上游装置11与下游装置12之间，以执行上游装置11与下游装置12之间的信号传输(即，将从上游装置11接收到的信号传送至下游装置12，或者将从下游装置12接收到的信号传送至上游装置11)。例如，时钟重整电路模块10可包括时钟重整器(retimer)或具类似功能的电路模块。此外，上游装置11与下游装
置12可包括任意支援信号传输功能的电子元件。
29.在一范例实施例中，时钟重整电路模块10可用以对上游装置11与下游装置12之间传输的信号执行信号缓存(buffering)、信号重取样(resampling)、信号的序列转并列(serial to parallel,s2p)、信号的并列转序列(parallel to serial,p2s)、信号内容解析及信号重送等信号处理，以延长上游装置11与下游装置12之间的信号传输距离。此外，时钟重整电路模块10、上游装置11及下游装置12可设置于一或多个电路板上。
30.时钟重整电路模块10可包括路径控制电路110与多路径信号传输电路120。路径控制电路110连接至多路径信号传输电路120。多路径信号传输电路120可包括并列信号传输路径(亦称为第一并列信号传输路径)101与并列信号传输路径(亦称为第二并列信号传输路径)102。路径控制电路110可在不同时间点指示多路径信号传输电路120基于并列信号传输路径101与102的其中之一来执行上游装置11与下游装置12之间的信号传输。
31.在一范例实施例中，上游装置11与下游装置12之间可执行交握(handshake)操作。在交握操作中，上游装置11与下游装置12可经由时钟重整电路模块10执行信号频率改变、时钟对齐和/或均衡器校正等行为。在一范例实施例中，所述交握操作可用以设定(包含校正)上游装置11与下游装置12的至少其中之一的均衡器的参数。在交握操作中，上游装置11与下游装置12之间可暂停传输数据信号。待交握操作完成后，上游装置11与下游装置12之间可基于对齐后的时钟和/或校正后的均衡器来恢复传输数据信号。
32.在一范例实施例中，在上游装置11与下游装置12执行交握操作的期间，路径控制电路110可控制多路径信号传输电路120基于并列信号传输路径101执行上游装置11与下游装置12之间的信号传输。在交握操作结束后，路径控制电路110可控制多路径信号传输电路120基于并列信号传输路径102执行上游装置11与下游装置12之间的信号传输。
33.在一范例实施例中，并列信号传输路径101上的电路的总数(和/或电路复杂度)可高于并列信号传输路径102上的电路的总数(和/或电路复杂度)。因此，并列信号传输路径101的信号延迟可高于并列信号传输路径102的信号延迟。在一范例实施例中，信号传输路径101的信号延迟高于信号传输路径102的信号延迟，表示信号传输路径101的信号传输速度低于信号传输路径102的信号传输速度。
34.在一范例实施例中，并列信号传输路径101上的电路可用以对经由并列信号传输路径101传输的信号进行信号的分析与调整。在一范例实施例中，并列信号传输路径102上的电路可用以缓存经由并列信号传输路径102传输的信号，但无法执行信号的分析与调整。
35.在一范例实施例中，路径控制电路110可检测上游装置11与下游装置12之间执行的交握操作的开始与结束。例如，在上游装置11与下游装置12之间相互传递信号的过程中，并列信号传输路径101上的电路可持续对通过时钟重整电路模块10的信号进行分析。路径控制电路110可根据此信号分析结果检测所述交握操作的开始与结束。
36.在一范例实施例中，在所述交握操作开始后，路径控制电路110可指示多路径信号传输电路120导通并列信号传输路径101。经导通的路径控制电路110可用以在所述交握操作的执行期间在上游装置11与下游装置12之间传输交握信号。所述交握信号带有与交握操作有关的信息并可用于执行所述交握操作。在所述交握操作结束(例如完成信号频率改变、时钟对齐和/或接收端的均衡器校正)后，路径控制电路110可指示多路径信号传输电路120切换为导通并列信号传输路径102。经导通的路径控制电路102可用以在非执行所述交握操
作的期间在上游装置11与下游装置12之间传输数据信号。此外，在交握操作的执行期间或交握操作结束后，其他类型的信号也可以在上游装置11与下游装置12之间传输，本发明不加以限制。
37.在一范例实施例中，并列信号传输路径101包含多个平行信号通道(亦称为第一平行信号通道)。并列信号传输路径102也包含多个平行信号通道(亦称为第二平行信号通道)。第一平行信号通道的总数可相同或不同于第二平行信号通道的总数。
38.在一范例实施例中，经由并列信号传输路径101传输的信号的频率(亦称为时钟频率)不同于经由并列信号传输路径102传输的信号的频率。例如，经由并列信号传输路径102传输的信号的频率可不低于(例如等于或高于)经由并列信号传输路径101传输的信号的频率。
39.图2是根据本发明的范例实施例所示出的时钟重整电路模块的示意图。请参照图1与图2，时钟重整电路模块10可包括路径控制电路110、多路径信号传输电路120、信号接收电路210及信号输出电路220。信号接收电路210连接至多路径信号传输电路120的输入端。信号输出电路220连接至多路径信号传输电路120的输出端。
40.信号接收电路210可接收信号(亦称为第一信号)s1并输出信号(亦称为第二信号)s2。信号s1可包括上游装置11发出且欲传送给下游装置12的信号，或者由下游装置12发出且欲传送给上游装置11的信号。
41.路径控制电路110可导通并列信号传输路径101与102的其中之一。所导通的并列信号传输路径可被视为目标并列信号传输路径。例如，信号s2可以多通道的形式平行传送至目标并列信号传输路径(即并列信号传输路径101或102)。例如，假设目标并列信号传输路径为并列信号传输路径101，则并列信号传输路径101中的多个第一平行信号通道可被用于接收信号s2并输出信号s3。或者，假设目标并列信号传输路径为并列信号传输路径102，则并列信号传输路径102中的多个第二平行信号通道可被用于接收信号s2并输出信号s3。
42.在一范例实施例中，在上游装置11与下游装置12执行交握操作的期间，路径控制电路110可导通并列信号传输路径101作为目标并列信号传输路径。此时，目标并列信号传输路径(即导通的并列信号传输路径101)可用以传输交握信号。在所述交握操作结束后，路径控制电路110可切换为导通并列信号传输路径102作为目标并列信号传输路径。此时，目标并列信号传输路径(即导通的并列信号传输路径102)可用以传输数据信号。
43.多路径信号传输电路120可基于目标并列信号传输路径从信号接收电路210接收信号s2并输出信号(亦称为第三信号)s3。例如，信号s3可以基于目标并列信号传输路径(即并列信号传输路径101或102)而以多通道的形式平行传送至信号输出电路220。
44.信号输出电路220可从多路径信号传输电路120接收信号s3并输出信号(亦称为第四信号)s4。例如，假设信号s1是由上游装置11发出，则根据信号s1所输出的信号s4会被传输至下游装置12。或者，假设信号s1是由下游装置12发出，则根据信号s1所输出的信号s4会被传输至上游装置11。
45.在一范例实施例中，信号s2的频率低于信号s1的频率，且信号s4的频率高于信号s3的频率。例如，信号接收电路210可对信号s1进行降频与分流，以产生信号s2。例如，信号输出电路220可对信号s3进行升频与汇流，以产生信号s4。信号s1的频率可相同或不同于信号s4的频率。信号s2的频率可相同或不同于信号s3的频率。
46.图3是根据本发明的范例实施例所示出的时钟重整电路模块的示意图。请参照图3，信号接收电路210可包括均衡器电路310、时钟与数据回复(clock and data recovery,cdr)电路311及序列转并列(s2p)电路312。均衡器电路310的输出端连接至时钟与数据回复电路311的输入端。序列转并列电路312的输入端连接至时钟与数据回复电路311的输出端。序列转并列电路312的输出端连接至并列信号传输路径101的输入端与并列信号传输路径102的输入端。
47.信号输出电路220包括复用器电路321、并列转序列(p2s)电路322、驱动电路323及锁相环(phase-locked loop,pll)电路324。复用器电路321的第一输入端连接至并列信号传输路径101的输出端。复用器电路321的第二输入端连接至并列信号传输路径102的输出端。复用器电路321的输出端连接至并列转序列电路322的输入端。并列转序列电路322的输出端连接至驱动电路323。锁相环电路324连接至并列转序列电路322。
48.均衡器电路310的输入端用以接收信号s1并对信号s1执行初步处理(例如信号放大)。例如，均衡器电路310可包括连续时间线性均衡器(continuous-time linear equalizer,ctle)或其他类型的均衡器，本发明不加以限制。
49.时钟与数据回复电路311可经由均衡器电路310接收信号s1。时钟与数据回复电路311与序列转并列电路312可依序对信号s1执行取样与降速(即降频)。例如，经过时钟与数据回复电路311与序列转并列电路312的降速处理后，序列转并列电路312所输出的信号s2的频率可为信号s1的原始频率的1/4、1/8、1/16或1/32倍。尔后，信号s2可以多通道的方式输入至多路径信号传输电路120中的目标并列信号传输路径(即并列信号传输路径101或102)。此外，时钟与数据回复电路311可提供时钟信号clk(1)至序列转并列电路312与多路径信号传输电路120。
50.在一范例实施例中，响应于并列信号传输路径101被导通(即目标并列信号传输路径为并列信号传输路径101)，信号s2可被输入至并列信号传输路径101。并列信号传输路径101可根据信号s2将信号s3以多通道的方式传输至复用器电路321的第一输入端。路径控制电路110可导通复用器电路321的第一输入端，且复用器电路321可将来自并列信号传输路径101的信号s3传递至并列转序列电路322。
51.另一方面，响应于并列信号传输路径102被导通(即目标并列信号传输路径为并列信号传输路径102)，信号s2可被输入至并列信号传输路径102。并列信号传输路径102可根据信号s2将信号s3以多通道的方式传输至复用器电路321的第二输入端。路径控制电路110可导通复用器电路321的第二输入端，且复用器电路321可将来自并列信号传输路径102的信号s3传递至并列转序列电路322。
52.并列转序列电路322可从复用器电路321的输出端接收信号s3并对信号s3执行取样与升速(即升频)。例如，并列转序列电路322可将信号s3的频率恢复为与信号s1的原始频率一致并经由驱动电路323输出升速后的信号s4。此外，锁相环电路324可提供时钟信号clk(2)至多路径信号传输电路120与并列转序列电路322。
53.须注意的是，在图3的范例实施例中，输入至并列信号传输路径101的信号s2与输入至并列信号传输路径102的信号s2的频率降低幅度是一致(即彼此相同)。因此，并列信号传输路径101中的第一平行信号通道的总数可相同于并列信号传输路径102中的第二平行信号通道的总数，和/或经由并列信号传输路径101传输的信号的频率可相同于经由并列信
号传输路径102传输的信号的频率。
54.图4是根据本发明的范例实施例所示出的时钟重整电路模块的示意图。请参照图4，信号接收电路210可包括均衡器电路410、时钟与数据回复(cdr)电路411及序列转并列(s2p)电路412。均衡器电路410的输出端连接至时钟与数据回复电路411的输入端。时钟与数据回复电路411的输出端连接至序列转并列电路412的输入端与并列信号传输路径102的输入端。序列转并列电路412的输出端连接至并列信号传输路径101的输入端。
55.信号输出电路220包括并列转序列(p2s)电路(亦称为第一并列转序列电路)421、复用器电路422、并列转序列电路(亦称为第二并列转序列电路)423、驱动电路424及锁相环(pll)电路425。并列转序列电路421的输入端连接至并列信号传输路径101的输出端。并列转序列电路421的输出端连接至复用器电路422的第一输入端。并列信号传输路径102的输出端连接至复用器电路422的第二输入端。复用器电路422的输出端连接至并列转序列电路423的输入端。并列转序列电路423的输出端连接至驱动电路424。锁相环电路425连接至并列转序列电路421与423。
56.均衡器电路410的输入端用以接收信号s1并对信号s1执行初步处理(例如信号放大)。均衡器电路410可相同或相似于图3的均衡器电路310。时钟与数据回复电路411可经由均衡器电路410接收信号s1。
57.响应于并列信号传输路径101被导通(即目标并列信号传输路径为并列信号传输路径101)，时钟与数据回复电路411与序列转并列电路412可依序对信号s1执行取样与降速。例如，经过时钟与数据回复电路411与序列转并列电路412的降速处理后，序列转并列电路412所输出的信号s2的频率可为信号s1的原始频率的1/4、1/8、1/16或1/32倍，且信号s2可被输入至并列信号传输路径101。并列信号传输路径101可根据信号s2将信号s3以多通道的方式传输至并列转序列电路421。同时，路径控制电路110可导通复用器电路422的第一输入端。经由复用器电路422的第一输入端，并列转序列电路421与423可依序对信号s3执行取样与升速。例如，并列转序列电路421与423可合作将信号s3的频率恢复为与信号s1的原始频率一致并经由驱动电路424输出升速后的信号s3(即信号s4)。
58.另一方面，响应于并列信号传输路径102被导通(即目标并列信号传输路径为并列信号传输路径102)，时钟与数据回复电路411可对信号s1执行取样与降速。例如，经过时钟与数据回复电路411的降速处理后，时钟与数据回复电路411所输出的信号s2的频率可为信号s1的原始频率的1/2、1/4、1/8或1/16倍，且信号s2可被输入至并列信号传输路径102。并列信号传输路径102可根据信号s2将信号s3以多通道的方式传输至复用器电路422的第二输入端。同时，路径控制电路110可导通复用器电路422的第二输入端。经由复用器电路422的第二输入端，并列转序列电路423可对信号s3执行取样与升速。例如，并列转序列电路423可将信号s3的频率恢复为与信号s1的原始频率一致并经由驱动电路424输出升速后的信号s4。此外，锁相环电路425可提供时钟信号clk(2)至多路径信号传输电路120、并列转序列电路421及并列转序列电路423。
59.须注意的是，在图4的范例实施例中，若目标并列信号传输路径为并列信号传输路径102(即并列信号传输路径102被导通)，则信号s1并不会被序列转并列电路412与并列转序列电路421处理。只有当目标并列信号传输路径为并列信号传输路径101(即并列信号传输路径101被导通)时，信号s1会被序列转并列电路412与并列转序列电路421处理。
60.也就是说，在图4的范例实施例中，输入至并列信号传输路径101的信号s2与输入至并列信号传输路径102的信号s2的频率降低幅度是不一致(即不相同)。因此，并列信号传输路径101中的第一平行信号通道的总数可不同于并列信号传输路径102中的第二平行信号通道的总数，和/或经由并列信号传输路径101传输的信号的频率可不同于经由并列信号传输路径102传输的信号的频率。例如，在图4的范例实施例中，并列信号传输路径102中的第二平行信号通道的总数可少于并列信号传输路径101中的第一平行信号通道的总数，且经由并列信号传输路径102传输的信号的频率可高于经由并列信号传输路径101传输的信号的频率。
61.在图3与图4的范例实施例中，在对信号传输延迟的容忍度较高时(例如上游装置11与下游装置12执行交握操作的期间)，时钟重整电路模块10可使用并列信号传输路径101上较为复杂的电路来分析和/或处理上游装置11与下游装置12之间传输的信号。此外，当期望尽可能降低信号传输延迟时(例如结束交握操作且开始传递数据信号时)，时钟重整电路模块10可使用信号延迟较低的并列信号传输路径102来加快上游装置11与下游装置12之间的信号传输。藉此，可在延长信号传输距离的同时尽可能减少信号的传输延迟。
62.须注意的是，前述范例实施例所提及的时钟重整电路模块10中所有电路的设置与连接方式仅为范例，而非用以限制本发明。在部分范例实施例中，时钟重整电路模块10中所有电路的设置与连接方式皆可以根据实务需求调整。此外，在部分范例实施例中，更多有用的电路和/或电子元件皆可以被加入至时钟重整电路模块10中或者用以取代时钟重整电路模块10中特定的电路和/或电子元件，视实务需求而定。
63.须注意的是，时钟重整电路模块10中可包含多组路径控制电路110与多路径信号传输电路120的组合，以负责处理与传输不同传输方向的信号。例如，时钟重整电路模块10中的一组多组路径控制电路110与多路径信号传输电路120的组合可负责处理与传输上游装置11向下游装置12传输的信号，而时钟重整电路模块10中的另一组多组路径控制电路110与多路径信号传输电路120的组合则负责处理与传输下游装置12向上游装置11传输的信号。
64.图5是根据本发明的范例实施例所示出的信号传输方法的流程图。请参照图5，在步骤s501中，在上游装置与下游装置执行交握操作的期间，控制多路径信号传输电路基于多个并列信号传输路径中的第一并列信号传输路径执行上游装置与下游装置之间的信号传输。在步骤s502中，在交握操作结束后，控制多路径信号传输电路基于多个并列信号传输路径中的第二并列信号传输路径执行上游装置与下游装置之间的信号传输。
65.需注意的是，图5中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图5的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
66.综上所述，本发明的范例实施例可根据不同的使用情境下对信号传输延迟的容忍度变化，动态切换时钟重整电路模块中不同的并列信号传输路径并搭配经特殊设计的降频与升频机制，以执行上游装置与下游装置之间的信号传输。藉此，可在延长信号传输距离的同时尽可能减少信号的传输延迟。
67.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进
行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。