自动切换PCIE链路的测试治具、测试方法及计算机设备与流程

自动切换pcie链路的测试治具、测试方法及计算机设备
技术领域
1.本技术涉及信号传输技术领域，特别是涉及一种自动切换pcie链路的测试治具、测试方法及计算机设备。


背景技术：

2.随着高速链路的发展，近年来人工智能等技术的发展对计算力也提出了更高的要求，还有各种xpu的出现，对系统互联技术也提出了更高的要求。特别是pcie信号的发展，已经从pcie1.0逐步发展到pcie5.0,涉及子卡的pcie_tx一致性测试变得更加复杂严谨，其中pcie1.0采用了－3.5db的去加重，pcie2.0采用了－3.5db和－6db的去加重(de-emphasis)技术，pcie3.0的preset有11种配置(preset0-preset10)，而pcie4.0的preset仍然有11种配置，如果要测试pcie4.0的preset7，在常规使用cbb的测试治具中，研发测试人员至少需要手动切换21次下才能进入pcie4.0的preset 7。pcie5.0的速率切换雷同pcie4.0,也是涉及了11种preset。
3.现有技术中，以一个x8的子卡链路为例进行说明，如果要对其进行全覆盖的测试pcie_tx一致性，则需要的smp/mmpx接头至少32个差分连接端口，2个时钟连接端口，单个的smp/mmpx接头价格昂贵，如此一来就会导致测试治具的造价成本急剧增加。而且，在任意切换链路的过程中，因需要对连接端口反复进行拔插而会导致smp/mmpx接头的使用寿命大大缩短。
4.因此，急需解决现有技术中存在的pcie链路的tx一致性造价成本高、操作繁琐的测试治具及测试方法。


技术实现要素：

5.基于此，有必要针对上述技术问题，提供一种能够降低造价成本、操作简便的自动切换pcie链路的测试治具、测试方法及计算机设备。
6.一方面，提供一种自动切换pcie链路的测试治具，包括fpga逻辑控制器；所述测试治具还包括：拨码开关,所述拨码开关与所述fpga逻辑控制器串行通信连接；时钟控制器,所述时钟控制器与所述fpga逻辑控制器串行通信连接,以用于驱动所述pcie完成速率切换与速率配置；bmc管理控制器，所述bmc管理控制器与所述fpga逻辑控制器之间通过实时信息交互通信连接。
7.在其中一个实施例中，所述时钟控制器包括第一时钟控制器和第二时钟器；所述第二时钟控制器与所述fpga逻辑控制器串行通信连接，以使得所述fpga逻辑控制器进行速率切换；所述第一时钟控制器与所述fpga逻辑控制器串行通信连接，当所述第二时钟控制器无法进行速率切换时，第一时钟控制器启动。
8.在其中一个实施例中，所述拨码开关为十位拨码开关；其中：所述拨码开关的前三位编码值表示pcie链路信息；所述拨码开关的第四位到第六位编码值表示pcie链路测试速率；所述拨码开关的第七位到第十位编码值表示pcie链路测试速率配置参数。
9.在其中一个实施例中，所述测试治具还包括与所述fpga逻辑控制器串行通信连接的led跑马灯，以用于展示pcie链路测试状态。
10.在其中一个实施例中，所述测试治具还包括：温度传感器：所述温度传感器与所述bmc管理控制器电连接，以用于获取测试环境温度，并将环境温度传送至所述bmc管理控制器；降温风扇：所述降温风扇与所述bmc管理控制器电连接，当环境温度高于阈值时，则所述bmc管理控制器启动所述降温风扇。
11.另一方面，提供一种自动切换pcie链路的测试方法，基于自动切换pcie链路的测试治具实现，所述测试方法具体包括以下步骤：步骤s01、通过所述fpga逻辑控制器接收所述拨码开关发送的pcie链路测试参数；步骤s02、所述fpga逻辑控制器将获取得到的pcie链路测试参数转换成pcie链路可识别的pcie链路测试信号；步骤s03、基于pcie链路测试信号进行pcie链路测试，获取pcie链路测试结果，确定pcie链路测试结果是否满足预设的pcie链路测试要求。
12.在其中一个实施例中，所述pcie链路测试参数包括：测试pcie链路信息、pcie链路测试速率和pcie链路测试速率配置信息。
13.在其中一个实施例中，所述步骤s02包括：所述fpga逻辑控制器根据所述测试pcie链路信息配置其控制管脚参数；通过预设的第二时钟控制器发出脉冲触发信号，得到所述pcie链路测试速率；基于所述pcie链路测试速率，获取得到与其对应的pcie链路测试速率配置信息。
14.在其中一个实施例中，所述基于pcie链路测试信号进行pcie链路测试包括以下步骤：步骤s031、首先基于读取的测试pcie链路信息，确定待测试pcie链路；步骤s032、基于pcie链路测试速率判断是否需要读取pcie链路测试速率配置信息；步骤s033、若判断得到需要读取pcie链路测试速率配置信息，则基于所述pcie链路测试速率配置信息，通过预设的第二时钟控制器对所述pcie链路测试速率进行配置。
15.又一方面，提供一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现自动切换pcie链路的测试方法的步骤。
16.上述自动切换pcie链路的测试治具、测试方法及计算机设备，通过将拨码开关与fpga逻辑控制器串行通信连接，以使得通过改变拨码开关的编码实现对pcie链路的测试；通过将时钟控制器与所述fpga逻辑控制器串行通信连接,以用于驱动所述pcie完成速率切换与速率配置，而无需使用大量的特定的接头进行pcie链路测试，且在测试过程中，不需要反复插拔接头，可实现pcie测试链路的自动化切换，不但降低了整个测试治具的造价、延长了测试治具的使用寿命，而且无需消耗过大的人力资源；通过将bmc管理控制器与所述fpga逻辑控制器之间通过实时信息交互通信连接，以使得对fpga逻辑控制器与bmc管理控制器可以互相监督，防止测试治具在pcie链路测试的过程中出现故障，确保pcie链路测试作业可以顺利进行。综上所述，本技术所述的自动切换pcie链路的测试治具及测试方法具有造价成本、操作简便、自动化程度高的有益效果。
附图说明
17.图1为一个实施例中自动切换pcie链路的测试方法的测试环境图；
18.图2为一个实施例中自动切换pcie链路的测试流程图；
19.图3为一个实施例中自动切换pcie链路的测试治具的示意图；
20.图4为一个实施例中切换pcie链路的测试方法的流程图。
具体实施方式
21.为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。
22.本技术提供的一种自动切换pcie链路的测试治具，如图2所示，包括fpga逻辑控制器。
23.在一个具体的实施例中，所述测试治具还包括：拨码开关,所述拨码开关与所述fpga逻辑控制器串行通信连接；时钟控制器,所述时钟控制器与所述fpga逻辑控制器串行通信连接,以用于驱动所述pcie链路完成速率切换与速率配置；bmc管理控制器，所述bmc管理控制器与所述fpga逻辑控制器之间通过实时信息交互通信连接。
24.在一个具体的实施例中，拨码开关所述拨码开关为十位拨码开关；其中：所述拨码开关的前3位编码值表示pcie链路信息；所述拨码开关的第四位到第六位编码值表示pcie链路测试速率；所述拨码开关的第七位到第十位编码值表示均衡信号质量，具体地，十位拨码开关的编码位的编码值的具体定义如下表所示。需要理解的是，对于拨码开关的编码位数量不作限定，本领域的技术人员可以根据实际情况选择合适的拨码开关，以实现对自动切换pcie链路的测试。
25.表1
26.拨码开关编码值k0k1k2pcie链路信息000pcie_lane0001pcie_lane1010pcie_lane2011pcie_lane3100pcie_lane4101pcie_lane5110pcie_lane6111pcie_lane7
27.表2
28.拨码开关编码值k3k4k5pcie协议版本000gen1001gen2_3.5db011gen2_6db100gen3101gen4110gen5111无法进行自动切换
29.表3
30.拨码开关编码值k3k4k5pcie链路速率配置0000preset00001preset10011preset20100preset30101preset40110preset50111preset61000preset71001preset81011preset91100preset101111无法自动进行速率配置
31.表4
32.fpga逻辑控制器控制管脚g1～g14信号走向g1g2g4＝000lane0_tx0g1g2g5＝000lane1_tx1g1g3g6＝000lane2_tx2g1g3g7＝000lane3_tx3g8g9g11＝000lane4_tx4g8g9g12＝000lane5_tx5g8g10g13＝000lane6_tx6g8g10g14＝000lane7_tx7
33.本实施例中，所述时钟控制器包括第一时钟控制器和第二时钟器；
34.所述第二时钟控制器与所述fpga逻辑控制器串行通信连接，以使得所述fpga逻辑控制器进行速率切换和速率配置；
35.所述第一时钟控制器与所述fpga逻辑控制器串行通信连接，当所述第二时钟控制器无法自动进行速率切换时，第一时钟控制器启动。其中：第一时钟控制器又可以被称为100m clk时钟控制器a，第二时钟控制器又可以被称为100m clk时钟控制器b，具体地，如图1所示。
36.本实施例中，所述测试治具还包括与所述fpga逻辑控制器串行通信连接的led跑马灯，以用于展示测试速率切换结果。即当pcie链路测试速率切换成功的时候，led跑马灯会闪烁相应的灯光，以提醒pcie链路的测试速率状态。或者，本领域的技术人员可以对应不同的pcie链路测试速率设置不同的led跑马灯灯光，以使得当前pcie链路的测试速率可以更直观地展示给用户。
37.本实施例中，所述测试治具还包括：温度传感器：所述温度传感器与所述bmc管理控制器电连接，以用于获取测试环境温度，并将环境温度传送至所述bmc管理控制器；降温风扇：所述降温风扇与所述bmc管理控制器电连接，当环境温度高于阈值时，则所述bmc管理
控制器启动降温风扇。保证在测试过程中，不会因为测试环境温度过高而烧坏测试环境。需要理解的是，对于阈值的具体的值的设定不作限定，本领域的技术人员可以根据测试环境温度要求以及测试环境内各元器件的耐温程度进行设定。
38.实施例二
39.一种自动切换pcie链路的测试方法，如图2所示，基于一种自动切换pcie链路的测试治具实现，应用于如图1所示的自动切换pcie链路的测试方法的测试环境。所述测试方法具体包括以下步骤：步骤s01、通过所述fpga逻辑控制器接收所述拨码开关发送的pcie链路测试参数；步骤s02、所述fpga逻辑控制器将获取得到的pcie链路测试参数转换成pcie链路可识别的pcie链路测试信号；步骤s03、基于pcie链路测试信号进行pcie链路测试，获取pcie链路测试结果，确定pcie链路测试结果是否满足预设的pcie链路测试要求。
40.本实施例中，所述pcie链路测试参数包括：测试pcie链路信息、pcie链路测试速率和pcie链路测试速率配置信息。其中：测试pcie链路信息即表示在pcie链路测试过程中具体测试的是哪条pcie链路；pcie链路测试速率表示通过pcie链路的测试信号的速率，即pcie信号协议的版本，如表1所示，包括gen1(pcie1.0)、gen2_3.5db(pcie1.0)、gen2_6db(pcie2.0)、gen3(pcie3.0)、gen4(pcie4.0)、gen5(pcie5.0)；pcie链路测试速率配置信息仅针对当pcie链路测试速率，即pcie信号协议的版本为gen3(pcie3.0)、gen4(pcie4.0)和gen5(pcie5.0)时，任一pcie信号协议所对应的pcie链路测试速率配置信息。
41.在一个具体的实施例中，本实施例中基于的拨码开关为十位拨码开关，拨码开关的前三位编码值即k0k1k2表示测试pcie链路信息，拨码开关的第四位到第六位编码值即k3k4k5表示pcie链路测试速率，拨码开关的第七位到第十位编码值即k6k7k8k9表示测试pcie链路质量调整参数。需要理解的是，本领域的技术人员可以根据测试pcie链路的实际情况选择合适的拨码开关，以及关于拨码开关不同编码位的编码值的含义也可以根据实际的情况进行合理选择。
42.具体地，以测试第7条pcie链路，即lane7为例进行说明。根据表1显示的信息对照表，当读取到的拨码开关的编码位的前三位均为1，即k0k1k2＝111时，则fpga逻辑控制器获取待检测pcie链路为pcie链路7；此时fpga逻辑控制器将pcie链路测试参数转换为pcie链路测试信号，即将fpga逻辑控制器的cpld控制管脚的在位讯号对应拨码开关的编码位的数值进行调整，根据表4所示的信息对照表，将fpga逻辑控制器的cpld控制管脚的g8、g10、g14拉高置1，将其他cpld控制管脚拉低置0，进而将测试pcie链路切换至于lane7。
43.在一个具体的实施例中，如图3所示，当k3k4k5和k6k7k8k9全部拉高置1时，即表示pcie链路可由人为控制测试，此时led跑马灯发出指示信号。若将pcie链路测试由人为控制测试转换为自动切换pci e链路测试时，所述fpga逻辑控制器重新读取所述pcie链路测试参数的具体步骤包括：所述第一时钟控制器取代第二时钟控制器运行数秒；数秒之后，第二时钟控制器脉冲触发pcie链路测试速率，以使得pcie链路测试速率完成切换。其中：需要理解的是，本实施例中所述的第一时钟控制器和第二时钟控制器统称为100m时钟控制器，即为图二中所示的100m时钟控制器。
44.实施例三
45.一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，处理器执行计算机程序时实现以下步骤：
46.步骤s01、通过所述fpga逻辑控制器接收所述拨码开关发送的pcie链路测试参数；步骤s02、所述fpga逻辑控制器将获取得到的pcie链路测试参数转换成pcie链路可识别的pcie链路测试信号；步骤s03、基于pcie链路测试信号进行pcie链路测试，获取pcie链路测试结果，确定pcie链路测试结果是否满足预设的pcie链路测试要求。其中：所述pcie链路测试参数包括测试pcie链路信息、pcie链路测试速率和pcie链路测试速率配置信息。
47.在一个实施例中，处理器执行计算机程序时还实现以下步骤：
48.所述fpga逻辑控制器根据所述测试pcie链路信息配置其控制管脚参数；通过预设的第二时钟控制器发出脉冲触发信号，得到所述pcie链路测试速率；基于所述pcie链路测试速率，获取得到与其对应的pcie链路测试速率配置信息。
49.在一个实施例中，处理器执行计算机程序时还实现以下步骤：
50.步骤s031、首先基于读取的测试pcie链路信息，确定待测试pcie链路；步骤s032、基于pcie链路测试速率判断是否需要读取pcie链路测试速率配置信息；步骤s033、若判断得到需要读取pcie链路测试速率配置信息，则基于所述pcie链路测试速率配置信息，通过预设的第二时钟控制器对所述pcie链路测试速率进行配置。
51.本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本技术所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)或闪存。易失性存储器可包括随机存取存储器(ram)或者外部高速缓冲存储器。作为说明而非局限，ram以多种形式可得，诸如静态ram(sram)、动态ram(dram)、同步dram(sdram)、双数据率sdram(ddrsdram)、增强型sdram(esdram)、同步链路(synchlink)dram(sldram)、存储器总线(rambus)直接ram(rdram)、直接存储器总线动态ram(drdram)、以及存储器总线动态ram(rdram)等。
52.以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
53.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。