可变延迟电路和半导体集成电路的制作方法

技术特征：
1.一种可变延迟电路，具有：至少1个第1延迟电路，具备具有第1延迟时间的串联连接的多个第1延迟元件，根据第1控制信号将所述多个第1延迟元件中的每个设定为使接收到的信号返回输入侧的返回状态、或使接收到的信号转发至输出侧并使从输出侧接收到的信号转发至输入侧的转发状态，通过使第一级的所述第1延迟元件接收到的信号延迟而得的延迟信号从第一级的所述第1延迟元件输出；及第2延迟电路，具备串联连接的、具有与所述第1延迟元件相同的结构的至少1个第2延迟元件和具有比所述第1延迟时间还长的第2延迟时间的多个第3延迟元件，根据第2控制信号将所述第2延迟元件和所述多个第3延迟元件中的每个设定为使接收到的信号返回输入侧的返回状态、或使接收到的信号转发至输出侧并使从输出侧接收到的信号转发至输入侧的转发状态，通过使第一级的所述第2延迟元件接收到的信号延迟而得的延迟信号从第一级的所述第2延迟元件输出，其中，所述第1延迟电路的第一级的所述第1延迟元件与所述第2延迟电路的第一级的所述第2延迟元件串联连接，通过使所述第1延迟电路和所述第2延迟电路中的一个所接收到的输入信号延迟预定时间而得的延迟信号从所述第1延迟电路和所述第2延迟电路中的另一个输出。2.如权利要求1所述的可变延迟电路，其中，所述第3延迟元件的延迟时间为所述第1延迟元件的延迟时间的k倍，k为2以上的整数。3.如权利要求1或权利要求2所述的可变延迟电路，还具有：至少1个第3延迟电路，具备串联连接的、具有与所述第1延迟元件相同的结构的至少1个第4延迟元件和具有第3延迟时间的多个第5延迟元件，根据第3控制信号将所述第4延迟元件和所述多个第5延迟元件中的每个设定为使接收到的信号返回输入侧的返回状态、或使接收到的信号转发至输出侧并使从输出侧接收到的信号转发至输入侧的转发状态，通过使第一级的所述第4延迟元件接收的信号延迟而得的延迟信号从第一级的所述第4延迟元件输出，其中，所述第3延迟电路的第一级的所述第4延迟元件与所述第1延迟电路的第一级的所述第1延迟元件和所述第2延迟电路的第一级的所述第2延迟元件串联连接。4.一种半导体集成电路，具有第1可变延迟电路和延迟控制电路，该延迟控制电路输出用于控制所述第1可变延迟电路的延迟时间的第1控制信号和第2控制信号，其中，所述第1可变延迟电路具有：至少1个第1延迟电路，具备具有第1延迟时间的串联连接的多个第1延迟元件，根据第1控制信号将所述多个第1延迟元件中的每个设定为使接收到的信号返回输入侧的返回状态、或使接收到的信号转发至输出侧并使从输出侧接收到的信号转发至输入侧的转发状态，通过使第一级的所述第1延迟元件接收到的信号延迟而得的延迟信号从第一级的所述第1延迟元件输出；及第2延迟电路，具备串联连接的、具有与所述第1延迟元件相同的结构的至少1个第2延迟元件和具有比所述第1延迟时间还长的第2延迟时间的多个第3延迟元件，根据第2控制信号将所述第2延迟元件和所述多个第3延迟元件中的每个设定为使接收到的信号返回输入
侧的返回状态、或使接收到的信号转发至输出侧并使从输出侧接收到的信号转发至输入侧的转发状态，通过使第一级的所述第2延迟元件接收到的信号延迟而得的延迟信号从第一级的所述第2延迟元件输出，其中，所述第1延迟电路的第一级的所述第1延迟元件与所述第2延迟电路的第一级的所述第2延迟元件串联连接，通过使所述第1延迟电路和所述第2延迟电路中的一个所接收到的输入信号延迟预定时间而得的延迟信号从所述第1延迟电路和所述第2延迟电路中的另一个输出。5.如权利要求4所述的半导体集成电路，其中，具有第1模式和第2模式，在所述第1模式下，所述延迟控制电路通过改变所述第1控制信号而不改变所述第2控制信号来调整所述输入信号的延迟量，在所述第2模式下，所述延迟控制电路通过改变所述第2控制信号而不改变所述第1控制信号来调整所述输入信号的延迟量。6.如权利要求5所述的半导体集成电路，还具有：第2可变延迟电路，具有与所述第1可变延迟电路相同的结构；相位比较部，对输入至所述第2可变延迟电路的时钟信号的相位和从所述第2可变延迟电路输出的延迟时钟信号的相位进行比较；及时钟延迟调整部，调整所述第2可变延迟电路的延迟时间，使所述时钟信号的相位和所述延迟时钟信号的相位一致，其中，将所述输入信号的周期设定为所述时钟信号的周期，所述延迟控制电路按照由所述时钟延迟调整部调整后的延迟时间输出所述第1控制信号或所述第2控制信号用于调整所述第1可变延迟电路的延迟时间。7.如权利要求6所述的半导体集成电路，其中，在所述第1模式下，所述时钟延迟调整部调整所述第2可变延迟电路的所述第1延迟电路的延迟时间，在所述第2模式下，所述时钟延迟调整部调整所述第2可变延迟电路的所述第2延迟电路的延迟时间。8.如权利要求4至权利要求7中的任一项所述的半导体集成电路，还具有：接口部，用于将信号输入闪存和接收从该闪存输出的信号，其中，在向所述闪存写入数据的情况下，所述第1可变延迟电路调整写数据相对于输出至所述闪存的数据选通信号的过渡边的延迟量。9.如权利要求4至权利要求7中的任一项所述的半导体集成电路，还具有：接口部，用于将信号输入闪存和接收从该闪存输出的信号，其中，在从所述闪存读取数据的情况下，所述第1可变延迟电路调整与读数据一起从所述闪存输出的数据选通信号相对于该读数据的延迟量。

技术总结
一种可变延迟电路，具有：第1延迟电路，包括能够对将接收到的信号返回输入侧还是转发至输出侧进行切换的多个第1延迟元件；及第2延迟电路，包括与第1延迟元件相同的第2延迟元件和具有与第1延迟元件相同的功能且延迟时间比第1延迟元件还长的多个第3延迟元件。第1延迟电路的第一级的第1延迟元件与第2延迟电路的第一级的第2延迟元件串联连接。此外，通过使第1延迟电路和第2延迟电路中的一个所接收到的输入信号延迟预定时间而得的延迟信号从第1延迟电路和第2延迟电路中的另一个输出。由于通过第一级的第1延迟元件和第2延迟元件可设定最小延迟量，所以在能够调整大范围延迟量的可变延迟电路中可提高延迟量较小时的精度。变延迟电路中可提高延迟量较小时的精度。变延迟电路中可提高延迟量较小时的精度。


技术研发人员：冲之井理典
受保护的技术使用者：株式会社索思未来
技术研发日：2019.06.21
技术公布日：2022/2/6