集成电路及其信号传输方法与流程

1.本案有关一种集成电路(integrated circuit，ic)在不同电源域之间的传输技术，特别是关于一种集成电路及其信号传输方法。


背景技术：

2.在集成电路运作中，为了减少能源消耗，通常会将集成电路分为数个电源域(power domain)，并会将系统中未使用的部份电源域关闭，所以在同一时间点，会有一个处于供电模式的第一电源域，另一个第二电源域则是处于不供电(断电)模式。然而当第二电源域断电时，为避免未知信号(噪声)从第二电源域进入至第一电源域，而干扰到第一电源域里面的逻辑运作，现有技术在第一电源域及第二电源域之间设有一隔离单元(isolation cell)，以避免供电及断电的不同电源域互相干扰。然而，当集成电路本身无法掌握断电时间，无法在正确时间使能隔离单元，使能太早会导致第一电源域及第二电源域之间信号无法相通，使能太晚又会让未知信号干扰到第一电源域，导致隔离单元会失去作用。


技术实现要素：

3.鉴于此，本案提出一种集成电路，包括一第一电源域、一第二电源域以及一弱拉电路。第一电源域由一第一电源供电，第二电源域由一第二电源供电，且第二电源域通过一传输路径传送信号至第一电源域。弱拉电路信号连接传输路径，在第二电源域处于一断电模式时，弱拉电路将传输路径稳定维持在一逻辑电平。
4.本案另外提出一种信号传输方法，适用于一集成电路，此集成电路包括一第一电源域以及一第二电源域。信号传输方法包括：第一电源供电给第一电源域，且第二电源供电给第二电源域；第二电源域通过一传输路径传送信号至第一电源域；以及在第二电源域处于一断电模式时，一弱拉电路将传输路径稳定维持在一逻辑电平。
5.依据一些实施例，第一电源域具有一第一连接垫，第二电源域具有一第二连接垫，第二连接垫电性连接至第一连接垫，以形成传输路径。
6.依据一些实施例，弱拉电路位于第一电源域内，并电性连接第一连接垫或传输路径。
7.依据一些实施例，弱拉电路为一弱拉高电路或一弱拉低电路。当弱拉电路为弱拉低电路时，逻辑电平为一低逻辑电平；以及当弱拉电路为弱拉高电路时，逻辑电平为一高逻辑电平。
8.依据一些实施例，第一电源域处于一供电模式，且第二电源域处于供电模式或是断电模式。
9.依据一些实施例，第一电源及第二电源为相同的电源。
10.综上所述，本案直接在集成电路内部进行电路设计，以利用弱拉电路在一电源域断电时将传输路径稳定维持在一逻辑电平上，避免断电的电源域会有未知信号(包括噪声)进入到另一电源域中而干扰其逻辑运作，以维持集成电路本身的正常运作。因此，本案不需
使用隔离单元，所以无需繁琐的隔离设定流程且也不需要提早知道断电时间，即使其中一电源域受到突发的断电事件，也不会影响到另一电源域的逻辑运作。
附图说明
11.图1为根据本案一实施例的集成电路的方块示意图。
12.图2为根据本案一实施例的信号传输方法的流程示意图。
13.图3为根据本案另一实施例的集成电路的方块示意图。
14.图4为应用于本案的通用型输入输出电路的实际电路示意图。
15.图5为根据本案又一实施例的集成电路的方块示意图。
具体实施方式
16.本案所提供的集成电路及信号传输方法，适用于具有至少两个电源域的集成电路，且利用本案的技术，使集成电路内的两个电源域在断电时不会互相干扰，以维持集成电路本身的基本运作。
17.图1为根据本案一实施例的集成电路的方块示意图，请参阅图1所示，一集成电路10包括一第一电源域12、一第二电源域14以及一弱拉电路(weakly pull circuit)16，在此实施例是以两个电源域12、14为例，但本案不限于此。在一实施例中，第一电源域12及第二电源域14可以为处理单元、模块、电路、电路的一部份或是不同电路的任意组合。举例来说，第一电源域12若为与唤醒相关的小中央处理单元，例如8051处理器，则第二电源域14就可以为处理主要功能的大中央处理单元，例如arm处理器。
18.如图1所示，在此集成电路中，第一电源域12由一第一电源18供电，第二电源域14由一第二电源20供电，第一电源域12处于一供电模式(power on mode)，使第一电源域12内的电路或组件有被正常供电而运作，第二电源域14可处于供电模式或是断电模式(power off mode)，使第二电源域14有时处于供电模式下被正常供电而运作，有时则是处于不供电的断电模式下，以达到省电的目的。在第一电源域12与第二电源域14之间则是通过一传输路径22来传送一信号，使信号可以从第二电源域14经传输路径22传送至第一电源域12。弱拉电路16位于第一电源域12内，且信号连接至传输路径22。在一般工作状态下，第一电源域12及第二电源域14皆处于供电模式下，使第一电源域12及第二电源域14内的电路或组件有被正常供电而运作，且此时的第二电源域14可以通过传输路径22传送信号至第一电源域12。而在省电状态(例如待机状态)下，第一电源域12仍维持处于供电模式，第二电源20则会停止供电给第二电源域14，使第二电源域14处于断电模式，此时，弱拉电路16可以将传输路径22稳定维持在一逻辑电平(logic level)，且因为在传输路径22上的信号都维持在逻辑电平，所以断电的第二电源域14可能产生的未知信号(包括噪声)就无法经过传输路径22而进入至第一电源域12中，以维持第一电源域12本身的正常逻辑运作，而不会受到断电的第二电源域14的干扰。
19.在一实施例中，弱拉电路16为一弱拉高电路(weakly pull-high circuit)或一弱拉低电路(weakly pull-low circuit)。其中，当弱拉电路16为弱拉低电路时，将传输路径22的逻辑电平维持在一低逻辑电平，此低逻辑电平为0；当弱拉电路16为弱拉高电路时，将传输路径22的逻辑电平维持在一高逻辑电平，此高逻辑电平为1。
20.图2为根据本案一实施例的信号传输方法的流程示意图，请同时参阅图1及图2所示，集成电路10进行信号传输的方法的步骤包括步骤s10～s14。首先，如步骤s10所示，第一电源18供电给第一电源域12，且第二电源20也供电给第二电源域14，使第一电源域12及第二电源域14内的电路或组件皆可正常运作。由于第一电源域12及第二电源域14皆处于供电模式，如步骤s12所示，第二电源域14通过传输路径22传送信号至第一电源域12。如步骤s14所示，在第二电源20停止供电给第二电源域14，使第二电源域14处于断电模式时，通过弱拉电路16可将传输路径22稳定维持在高逻辑电平或低逻辑电平的逻辑电平，以避免未知信号窜入第一电源域12。
21.在另一实施例中，请参阅图3所示，集成电路10具有相邻的第一电源域12及第二电源域14，第一电源域12具有一第一连接垫24，第二电源域14具有一第二连接垫26，且第二连接垫26通过连接线路电性连接至第一连接垫24，以形成传输路径22。弱拉电路16也位于第一电源域12内，并电性连接第一连接垫24，以通过第一连接垫24信号连接传输路径22。在一般工作状态下，第一电源域12及第二电源域14皆处于供电模式下，使第一电源域12及第二电源域14内的电路或组件因被正常供电而运作，且此时的第二电源域14可以依序通过第二连接垫26、传输路径22、第一连接垫24传送信号至第一电源域12。而在省电状态(例如待机状态)下，第一电源域12仍维持处于供电模式，第二电源20则会停止供电给第二电源域14，使第二电源域14处于断电模式，此时，弱拉电路16可以通过第一连接垫24将传输路径22稳定维持在一逻辑电平，且因为在传输路径22上的信号都维持在逻辑电平，所以断电的第二电源域14可能产生的未知信号就无法经过传输路径22而进入至第一电源域12中，以维持第一电源域12本身的正常逻辑运作，使第一电源域12不会受到断电的第二电源域14的干扰。
22.在前述的实施例中，如图1及图3所示，第一电源18与第二电源20是不同的电源，在此所称的不同的电源是指第一电源18及第二电源20可以被独立控制或是来自不同的电源供应端，且这些电源(第一电源18及第二电源20)可以具有相同电压电平的输出电压或是具有不同电压电平的输出电压。在另一实施例中，第一电源18与第二电源20可以是相同的电源，此时在第二电源20及第二电源域14之间可以配合设置一开关(图中未示)，以切断对第二电源域14的供电。
23.在一实施例中，弱拉电路16可以为任何可维持传输路径的高逻辑电平或低逻辑电平的电子电路。如图4所示，一通用型输入输出电路(gpio circuit)30包括一输出缓冲器31、一输入缓冲器32、二串联的二极管33、34、一电阻35、一p型金属氧化物半导体(pmos)晶体管36、一n型金属氧化物半导体(nmos)晶体管37以及一输入输出脚位(io pad)38，输入输出脚位38电性连接输出缓冲器31、输入缓冲器32、二极管33、二极管34及电阻35，且电阻35电性连接至p型金属氧化物半导体晶体管36及n型金属氧化物半导体晶体管37之间。输出缓冲器31用以增加输出推力；输入缓冲器32用以增加输入推力；二极管33及二极管34可以解决静电放电(esd)及过度电性应力(eos)问题，二极管33可避免高电压信号由输入输出脚位38进入，二极管34则可避免低电压信号由输入输出脚位38进入；通用型输入输出电路30在推拉模式(push-pull mode)由输入输出脚位38主动拉高电平或拉低电平，而在推拉模式时会让电流经过电阻35流至p型金属氧化物半导体晶体管36及n型金属氧化物半导体晶体管37，以通过p型金属氧化物半导体晶体管36较快拉高电平，或是通过n型金属氧化物半导体晶体管37较快拉低电平。
24.请同时参阅图1、图3及图4所示，由于本案的第二电源域14与第一电源域12之间的传输路径22为单向的，因此，本案可将通用型输入输出电路30分别设定为在第二电源域14内使用的通用型输出(gpo)电路或是在第一电源域12内使用的通用型输入(gpi)电路使用，且位于第一电源域12内的通用型输入输出电路30作为弱拉电路16。其中，通用型输入输出电路30为模拟电路，受到第一电源域12或第二电源域14的内部数字逻辑所控制。
25.请同时参阅图4及图5所示，在第一电源域12设置一个通用型输入输出电路30，并将其设定成通用型输入电路30’，且通用型输入电路30’接收来自第一电源18的供电，此通用型输入电路30’可作为如图1或图3所示的弱拉电路16。在第二电源域14设置另一个通用型输入输出电路30，并将其设定为通用型输出电路30”，且通用型输出电路30”接收来自第二电源20的供电。其中，在通用型输入输出电路30中，使能信号out_en由数字逻辑输出给通用型输入输出电路30，以决定通用型输入输出电路30是作为通用型输入电路30’或是通用型输出电路30”，例如，第一电源域12内部的数字逻辑输出使能信号out_en为0给位于第一电源域12内的通用型输入输出电路30，以将其设定成通用型输入电路30’；第二电源域14内部的数字逻辑则输出使能信号out_en为1给位于第二电源域14内的通用型输入输出电路30，以将其设定成通用型输出电路30”。在一般工作状态下(正常供电)，第二电源域14欲输出的输出数据out_data会通过通用型输出电路30”中的输出缓冲器31及输入输出脚位38，再经过传输路径22传送给第一电源域12，而第一电源域12则通过通用型输入电路30’中的输入输出脚位38及输入缓冲器32而接收到前述输出数据out_data，以作为第一电源域12的输入数据in_data。在省电状态下，第一电源域12仍维持处于供电模式，第二电源20则会停止供电给第二电源域14，使第二电源域14处于断电模式，此时，通用型输入电路30’可以弱下拉(weakly pull low)而通过输入输出脚位38将传输路径22稳定维持在低逻辑电平。因此，当第二电源域14处于断电模式而无任何驱动时，位于第一电源域12的输入输出脚位38会视实际电路而上拉到电源vin或是下拉到接地gnd，以拉高电平而将传输路径22稳定维持在高逻辑电平或是拉低电平而将传输路径22稳定维持在低逻辑电平，故可避免未知信号从第二电源域14进入第一电源域12而干扰第一电源域12的正常运作。
26.因此，本案直接在集成电路内部进行电路设计，以利用弱拉电路在一电源域断电时将传输路径稳定维持在一逻辑电平上，避免断电的电源域会有未知信号(包括噪声)进入到另一电源域中而干扰其逻辑运作，以维持集成电路本身的正常运作。因此，本案不需使用隔离单元，所以无需繁琐的隔离设定流程且也不需要提早知道断电时间，即使其中一电源域受到突发的断电事件，也不会影响到另一电源域的逻辑运作。
27.以上所述的实施例仅为说明本案的技术思想及特点，其目的在使熟悉此项技术者能够了解本案的内容并据以实施，当不能以之限定本案的专利范围，即大凡依本案所揭示的精神所作的均等变化或修饰，仍应涵盖在本案的专利范围内。
28.【符号说明】
29.10：集成电路
30.12：第一电源域
31.14：第二电源域
32.16：弱拉电路
33.18：第一电源
34.20：第二电源
35.22：传输路径
36.24：第一连接垫
37.26：第二连接垫
38.30：通用型输入输出电路
39.30’：通用型输入电路
40.30”：通用型输出电路
41.31：输出缓冲器
42.32：输入缓冲器
43.33：二极管
44.34：二极管
45.35：电阻
46.36：p型金属氧化物半导体晶体管
47.37：n型金属氧化物半导体晶体管
48.38：输入输出脚位
49.s10～s14：步骤
50.in_data：输入数据
51.out_en：使能信号
52.out_data：输出数据
53.vin：电源
54.gnd：接地