双数据速率四元切换多位数模转换器以及连续时间调制器的制作方法

双数据速率四元切换多位数模转换器以及连续时间调制器
1.相关申请的交叉引用
2.本技术要求于2020年7月21日提交的美国专利临时申请no.63/054,317的优先权，该申请所公开的内容通过引用并入。
技术领域
3.本发明一般涉及一种数模转换器(dac)电路，具体地涉及一种在连续时间(ct)sigma-delta(sd)调制器电路中使用的多位dac电路。


背景技术：

4.图1示出了常规的连续时间(ct)sigma-delta(sd)模数转换器(adc)电路10的时域框图。电路10包括连续时间sigma-delta调制器电路12(在这里被图示为一阶电路)，具有被配置为接收模拟输入信号a的输入和被配置为生成数字输出信号b的输出。sigma-delta调制器电路12的一阶实施方式包括差值放大器20(或累积电路)，具有接收模拟输入信号a的第一(非反相)输入和接收模拟反馈信号d的第二(反相)输入。差值放大器20响应于模拟输入信号a与模拟反馈信号d之间的差来输出模拟差值信号vdif(即，vdif(t)＝a(t)-d(t))。模拟差值信号vdif通过积分器电路22(一阶环路滤波器)积分，以生成变化信号vc，变化信号的斜率和幅度取决于模拟差值信号vdif的符号和幅度。量化电路24以由采样时钟clk所设定的采样速率fs对变化信号vc进行采样，并且量化电路24生成数字输出信号b作为针对每个样本的2n－1位温度计编码输出字(其中n是整数n＞1，例如n＝4)。电路10还包括抽取器电路14，其用于对数字输出信号b的流中的2n－1位温度计代码字进行低通滤波和下采样，以生成数字信号c，数字信号c由以通过抽取因子设定的输出字速率fd生成的多位(m位，即所需的分辨率，其中m是整数m》》n)数字字的流组成。
5.反馈环路中的多位数模转换器(dac)电路26将数字输出信号b转换为用于模拟反馈信号d的对应模拟信号级。dac电路26是电阻电路，其包括2n－1个单元电阻dac元件(ue)，这些元件分别由数字输出信号b的温度计代码字的2n－1位驱动，其中来自被驱动的单元电阻dac元件的电流输出在dac电路输出处求和，以生成模拟反馈信号d的模拟信号级。
6.多位量化的使用呈现了许多优点，包括：允许使用较低采样速率fs操作调制器以实现给定分辨率；或者允许操作调制器以实现针对给定采样率fs的更高分辨率。sigma-delta调制器电路12的关键特性是其将由于量化电路24的操作而产生的量化噪声推到远离感兴趣信号的更高频率的能力。这在本领域中被称为噪声成型。抽取器电路14然后可以用低通滤波特性(即，频率响应)来实施，以实质性地去除成型量化噪声的高频成分。
7.然而，由于反馈环路中dac电路26的2n－1个单元电阻dac元件中存在固有的失配，sigma-delta调制器电路中的多位量化的使用是困难的。如由本领域技术人员所知道的，这种dac失配直接转化为整个调制器12的非线性。这种非线性是由于例如存在多位dac电路的不相等的模拟信号输出步幅(即，由于2n－1个单元电阻dac元件之间的失配)。
8.作为由于在单元电阻dac元件之间的失配而引入dac电路26的模拟输出中的非线
性的结果，与调制器输出频谱相比，在期望信号频带内，噪声基底会增加，并且谐波失真会增加。dac非线性还将量化电路24的量化噪声调制到信号频带中，从而导致信噪比(snr)和信噪失真比(sndr)降级。
9.现在参照图2，在本领域中公知的，通过在反馈环路中采用电路30来解决多位量化实施方式中的dac非线性的问题，这实施数据加权平均(dwa)算法，以便实现相对于2n－1个单元电阻dac元件的一阶失配成型。电路30接收从量化电路24输出的一系列2n－1位温度计代码字并且生成一系列2n－1位控制字，以便致动dac电路26的2n－1个单元电阻dac元件，使得随着时间的推移，所有2n－1个单元电阻dac元件在生成模拟反馈信号d时都将被相对相等地致动。
10.除了量化延迟外，dwa算法的执行还将处理延迟引入信号处理环路中。重要的是，总延迟(被称为过量环路延迟(eld))不超过采样时钟clk的一个周期ts，因为这可能导致调制器不稳定性。更确切地说，eld优选地满足以下约束：0.5ts＜eld＜0.75ts。
11.dwa修改dac元件的切换，以便dac元件在每个时钟周期都切换。因此，dac中的切换不是温度测量的。结果，非线性小故障能量以及数据相关的切换(响应于dwa)可以将显著的失真引入调制器的输出中。这种问题的解决方案是执行dac的四元切换。一种选择是使用半数据速率(hdr)四元切换。然而，dwa通过一阶失配成型来消除dac元件中的失配的影响的目的在hdr四元切换中并没有充分利用。由于失配，有一些剩余失真留在调制器输出中。值得注意的是，由于用hdr四元切换来选择dac切换电路的电阻器的次数不相等，产生了这种剩余失真。通过切换晶体管对电阻器的选择取决于数据模式，这从图6b中所示的定时图中可以清楚地看出。
12.四元切换信号生成电路可以将小故障引入控制信号中，从而导致调制器输出的严重谐波失真。现有技术解决方案通过锁存控制信号来解决这一问题。然而，信号锁存操作还将增加延迟，并且具有不可接受的eld水平的风险，从而导致不稳定性。在这方面，值得注意的是，本文所示的ghz采样频率(fs)范围中操作的连续时间delta-sigma调制器包括反馈路径，反馈路径具有量化器、dwa、四元信号发生器和dac。在这种配置下，很难保证反馈路径中的eld，其中0.5ts＜eld＜0.75ts(其中ts＝1/fs)，但是为四元切换信号添加锁存电路还将添加信号延迟，并且危及满足eld性能要求的能力。
13.因此，在本领域中需要解决上述问题。


技术实现要素：

14.本发明利用dac的双倍数据速率(ddr)四元切换。四元切换信号的生成被控制，以确保满足过量环路延迟(eld)要求，并且还确保没有小故障出现。
15.在实施例中，电路包括：数模转换器(dac)电路，具有2n－1个单元电阻dac元件，其中每个单元电阻dac元件都包括由四个2n－1位控制信号的对应位控制的四个切换电路，其中2n－1个单元电阻dac元件的输出被求和，以生成模拟输出信号；以及四元信号发生器电路，被配置为响应于2n－1位温度计编码输入信号生成四个2n－1位控制信号。
16.在实施例中，四元信号发生器电路包括：时钟相位电路，被配置为生成第一时钟信号和第二时钟信号，这些时钟信号彼此180
°
异相，并且时钟相位电路被配置为施加第一延迟以设置第一时钟信号和第二时钟信号的时钟边沿，以跟踪2n－1位温度计编码输入信号
的逻辑切换；第一电路，被配置为将2n－1位温度计编码输入信号与第一时钟信号逻辑地结合，以生成四个2n－1位控制信号中的第一个2n－1位控制信号；第二电路，被配置为将2n－1位温度计编码输入信号的延迟与第二时钟信号逻辑地结合，以生成四个2n－1位控制信号中的第二个2n－1位控制信号，其中第二电路施加第二延迟以设置延迟的2n－1位温度计编码输入信号的逻辑切换，以跟踪第一时钟信号和第二时钟信号的时钟边沿；第三电路，被配置为将2n－1位温度计编码输入信号的逻辑反相与第一时钟信号逻辑地结合，以生成四个2n－1位控制信号中的第三个2n－1位控制信号；以及第四电路，被配置为将2n－1位温度计编码输入信号的逻辑反相的延迟与第二时钟信号逻辑地结合，以生成四个2n－1位控制信号中的第四个2n－1位控制信号，其中第四电路施加第三延迟以设置2n－1位温度计编码输入信号的延迟的逻辑反相的逻辑切换，以跟踪第一时钟信号和第二时钟信号的时钟边沿。
附图说明
17.为了更好地理解实施例，现在仅以示例的方式参照附图，在附图中：
18.图1是具有多位量化的常规sigma-delta模数转换器电路的时域框图；
19.图2是具有多位量化和数据加权平均的常规sigma-delta模数转换器电路的时域框图；
20.图3a是具有多位量化器、数据加权平均和控制四元切换数模转换器的四元信号发生器的连续时间sigma-delta模数转换器电路的时域框图；
21.图3b是使用三阶调制器的图3a的电路的差分信号实施方式的电路图；
22.图4是差分信令形式的数模转换器(dac)电路的框图；
23.图5是在图4的电路中使用的四元信号发生器电路的框图；以及
24.图6a是图示了图5的四元信号发生器电路的双倍数据速率(ddr)四元切换操作的定时图；
25.图6b是图示了半数据速率(hdr)四元切换操作的定时图。
具体实施方式
26.现在参照图3a，其示出了具有多位量化器、数据加权平均和控制四元切换数模转换器的四元信号发生器的连续时间sigma-delta模数转换器(调制器)电路100的时域框图。电路100包括连续时间sigma-delta调制器电路12(在这里被图示为一阶电路，但是要理解，调制器的环路滤波器可以有适合电路应用要求的任何阶；参照图3b)，具有被配置为接收模拟输入信号a的输入和由多位温度计编码数据字的流组成的数字输出信号b。在采样率fs处的信号b的脉冲流中的温度计编码值在抽取器电路14(包括低通滤波器和下采样器)中被处理，以生成具有所需分辨率和所需输出字率fd的输入信号a的等效数字信号c，其中fd《《fs，由抽取因子设置。
27.一阶sigma-delta调制器电路12包括差值放大器20(或求和电路)，具有接收模拟输入信号a的第一(非反相)输入和接收模拟反馈信号d的第二(反相)输入。差值放大器20响应于在模拟输入信号a与模拟反馈信号d之间的差输出模拟差值信号(即，vdif(t)＝a(t)-d(t))。模拟差值信号vdif通过积分器电路22(环路滤波器，在这里是一阶类型，但不限于)积分，以生成变化信号vc，其斜率和幅度取决于模拟差值信号vdif的符号和幅度。n位量化电
路24响应于时钟clk以采样率fs对变化信号vc进行采样，并且生成数字输出信号b作为每个样本的2n－1位温度计编码输出字(其中n是整数n＞1)。实施数据加权平均(dwa)算法的电路30接收2n－1位温度计编码输出字，并且输出为dac元件的一阶失配成型提供的2n－1位输出dwa字。四元信号发生器电路104接收2n－1位输出dwa字和采样时钟clk，并且生成四个2n－1位控制字dp1、dp2、dm1和dm2，其数据值以与采样时钟clk的速率相同的速率变化。dac电路126包括2n－1个单元电阻dac元件(ue)，其分别由控制字dp1、dp2、dm1和dm2的2n－1位的相应位驱动，以生成电流，该电流在dac电路的输出处求和，以产生用于模拟反馈信号d的模拟信号。抽取器电路14对数字输出信号b的流中的2n－1位代码字进行低通滤波和下采样，以生成数字信号c，数字信号c由以通过抽取因子设置的输出字率fd生成的多位(m位、所需的分辨率，其中m是整数m》》n)数字字的流组成。
28.图3a所示的实施方式是简化方案。在优选实施方式中，电路100的模拟信号处理部分被构造为全差分电路。图3b示出了使用三阶调制器的图3a的电路的差分信号实施方式的电路图。环路滤波器由运算放大器op1、op2和op3形成，以在带有具有前馈和反馈的级联积分器(ciff-fb)的配置中为sigma-delta调制器电路12的三阶实施方式提供差值放大器20和积分器电路22。由于对带有ciff-fb的三阶实施方式的选择，需要两个dac 126。每个dac 126都接收从四元信号发生器电路104输出的控制字dp1、dp2、dm1和dm2的2n－1位，并且提供差分输出信号d(outm和outp)。运算放大器op1接收信号a(inm和inp)和d1(来自dac中的一个dac的outm1和outp1)作为差分信号。运算放大器op3接收信号d2(来自dac中的另一个dac的outm2和outp2)作为与从运算放大器op2输出的差分信号和差分输入信号a(inp和inm)结合的差分信号。量化电路24接收从积分器电路22输出的信号vc作为差分信号。
29.在图3b所示的差分信令上下文中，图4示出了作为差分电路的dac电路126的框图。dac电路126包括2n－1个单元电阻dac元件(ue)110(1)至110(2n－1)，这些元件响应于四元信号发生器电路104的控制字输出而被选择性地致动，以生成模拟反馈信号d。每个单元电阻dac元件110都接收来自控制字dp1＜2n－1:1＞、dp2＜2n－1:1＞、dm1＜2n－1:1＞和dm2＜2n－1:1＞中的每个控制字的相应位。例如，单元电阻dac元件110(1)接收第一位dp1(1)、dp2(1)、dm1(1)和dm2(1)，单元电阻dac元件110(2)接收第二位dp1(2)、dp2(2)、dm1(2)和dm2(2)
……
，并且单元电阻dac元件110(2n－1)接收第2n－1位dp1(2n－1)、dp2(2n－1)、dm1(2n－1)和dm2(2n－1)。四元信号发生器电路104以本文中详细描述的方式从2n－1位输出dwa字生成控制字dp1＜2n－1:1＞、dp2＜2n－1:1＞、dm1＜2n－1:1＞和dm2＜2n－1:1＞的位。控制字dp1＜2n－1:1＞、dp2＜2n－1:1＞、dm1＜2n－1:1＞和dm2＜2n－1:1＞的位以与采样时钟clk的速率相同的速率改变。
30.对于每个给定的x，其中x是从1到2n－1，单元电阻dac元件110(x)包括第一cmos反相器(切换)电路，第一cmos反相器(切换)电路由pmos晶体管142和nmos晶体管144形成，这些晶体管的源漏路径串联耦合在第一参考电压vrefp与第二参考电压vrefm之间。第一切换电路响应于控制字中的某些控制字在第一参考电压与第二参考电压之间切换，其中：pmos晶体管142的栅极接收位dp1b(x)，它是控制字dp1＜2n－1:1＞的位dp1(x)的逻辑反相(由反相器146生成)。nmos晶体管144的栅极接收控制字dm1＜2n－1:1＞的位dm1(x)。单元电阻dac元件110(x)还包括第二cmos反相器(切换)电路，由pmos晶体管152和nmos晶体管154形成，它们的源漏路径串联耦合在第一参考电压vrefp与第二参考电压vrefm之间。第二切换
电路响应于控制字中的某些控制字在第一参考电压与第二参考电压之间切换，其中：pmos晶体管152的栅极接收位dp2b(x)(由反相器156生成)，它是控制字dp2＜2n－1:1＞的位dp2(x)的逻辑反相。nmos晶体管124的栅极接收控制字dm2＜2n－1:1＞的位dm2(x)。节点160处的晶体管142和144的共用漏极端子通过电阻器161连接到单元电阻dac元件110(x)的第一输出节点164。节点163处的晶体管152和154的共用漏极端子通过电阻器162连接到单元电阻dac元件110(x)的第一输出节点164。第一输出电流信号是在第一输出节点164处生成的。
31.单元电阻dac元件110(x)还包括第三cmos反相器(切换)电路，第三cmos反相器(切换)电路由pmos晶体管172和nmos晶体管174形成，它们的源漏路径串联耦合在第一参考电压vrefp与第二参考电压vrefm之间。第三切换电路响应于控制字中的某些控制字在第一参考电压与第二参考电压之间切换，其中：pmos晶体管172的栅极接收位dm1b(x)(由反相器176生成)，它是控制字dm1＜2n－1:1＞的位dm1(x)的逻辑反相。nmos晶体管174的栅极接收控制字dp1＜2n－1:1＞的位dp1(x)。单元电阻dac元件110(x)还包括第四cmos反相器(切换)电路，第四cmos反相器(切换)电路由pmos晶体管182和nmos晶体管184形成，它们的源漏路径串联耦合在第一参考电压vrefp与第二参考电压vrefm之间。第四切换电路响应于控制字中的某些控制字在第一参考电压与第二参考电压之间切换，其中：pmos晶体管182的栅极接收位dm2b(x)(由反相器186生成)，它是控制字dm2＜2n－1:1＞的位dm2(x)的逻辑反相。nmos晶体管184的栅极接收控制字dp2＜2n－1:1＞的位dp2(x)。节点190处的晶体管172和174的共用漏极端子通过电阻器191连接到单元电阻dac元件110(x)的第二输出节点194。节点193处的晶体管182和184的共用漏极端子通过电阻器192连接到单元电阻dac元件110(x)的第二输出节点194。第二输出电流信号是在第二输出节点194处生成的。
32.将电阻器(161、162、191、192)包括在每个cmos反相器(切换)电路的输出电流路径中，提供了操作优势。将注意，第一参考电压vrefp和第二参考电压vrefm的电路节点通常连接到集成电路设备的外部引脚(焊盘)。参考电压将被应用于这些引脚。因为电路节点是外部的，所以在它们的路径上会有一些寄生电阻。与使用每对cmos反相器(切换)电路的共享电阻相反，使用每个cmos反相器(切换)电路的单独的输出电阻器降低了调制器的动态性能对寄生电阻的存在的敏感性。
33.第一参考电压vrefp和第二参考电压vrefm由电路设计者基于电路的设计电压来选择。在实施例中，例如，第一参考电压vrefp＝1.1v，并且第二参考电压vrefm＝0v。任何合适的稳压发生器电路可以用于提供第一参考电压vrefp和第二参考电压vrefm。
34.在单元电阻dac元件110(1)至110(2n－1)的第一输出节点164处生成的第一输出电流信号在求和节点处连接在一起，以生成第一净输出dac电流，从而提供差分模拟反馈信号d的第一分量outp。在单元电阻dac元件110(1)至110(2n－1)的第二输出节点194处的第二输出电流信号在求和节点处连接在一起，以生成第二净输出dac电流，从而提供差分模拟反馈信号d的第二分量outm。在该实施方式中，模拟反馈信号d是由outp分量和outm分量形成的差分电流信号。形成模拟反馈信号d的outp分量和outm分量然后被输入给差值放大器20的第二(反相)差分信号输入。在图3b的实施方式中，形成模拟反馈信号d的outp分量和outm分量与信号dx的分量outpx和outmx对应(其中根据特定dac，x为1或2)。
35.图5示出了四元信号发生器电路104的框图。输入给四元信号发生器电路104的采样时钟clk由时钟相位电路200处理，以输出一对180
°
异相的时钟信号dclk和dclkb。在实施
例中，时钟dclk和其逻辑反相(即，180
°
异相)时钟dclkb所在的频率与采样时钟clk相同。在另一个实施例中，时钟dclk和其逻辑反相(即，180
°
异相)时钟dclkb所在的频率与采样时钟clk不同(例如，在半频下用还包括用于除以2的分频器的四元信号发生器电路104)。时钟相位电路200还施加定时延迟，该定时延迟确保dclk/dclb时钟的边沿跟踪dwaout＜2n－1:1＞字的切换边沿过渡。换言之，dclk/dclb时钟的暂时对齐的边沿使响应于采样时钟clk的边沿而被生成的dwaout＜2n－1:1＞字的相应切换边沿过渡滞后一定量的定时延迟。由时钟相位电路200所施加的延迟的长度小于dclk/dclb时钟的一半时钟周期，并且具体地，小于采样时钟clk的一半时钟周期。
36.重要的是解决定时不对齐的问题，以便避免在控制信号dp1(x)、dp2(x)、dm1(x)和dm2(x)中生成小故障。四元信号发生器电路104被配置为通过调整dwaout＜2n－1:1＞字相对于dclk时钟和/或dclkb时钟的轻微延迟来控制定时对齐，以确保没有小故障生成。
37.从dwa电路102接收到的2n－1位输出dwa字(dwaout＜2n－1:1＞)在逻辑上由电路202反相，以生成反相2n－1位输出dwa字(dwaoutb＜2n－1:1＞)。四元控制字dp1＜2n－1:1＞、dp2＜2n－1:1＞、dm1＜2n－1:1＞和dm2＜2n－1:1＞是通过将dwaout＜2n－1:1＞字、dwaoutb＜2n－1:1＞字、dclk时钟和dclkb时钟如下逻辑地结合来生成的。控制字dp1＜2n－1:1＞是通过对dwaout＜2n－1:1＞字与dclk时钟进行逻辑与(and)操作210来生成的。控制字dp2＜2n－1:1＞是通过使用缓冲延迟电路230延迟dwaout＜2n－1:1＞字以及对延迟的dwaout＜2n－1:1＞字与dclkb时钟进行逻辑与操作214来生成的。控制字dm1＜2n－1:1＞是通过对dwaoutb＜2n－1:1＞字与dclk时钟进行逻辑与操作218来生成的。控制字dm2＜2n－1:1＞是通过使用缓冲延迟电路232延迟dwaoutb＜2n－1:1＞字以及对延迟的dwaoutb＜2n－1:1＞字与dclkb时钟进行逻辑与操作222来生成的。
38.在实施例中，缓冲延迟电路230和232中的每个缓冲延迟电路都可以包括多个串联连接的缓冲/反相器电路，其中这些电路的数目设置所施加的信号延迟的长度。在每种情况下，缓冲延迟电路230和232都分别施加定时延迟，确保延迟的dwaout＜2n－1:1＞字的切换边沿过渡跟踪dclk/dclb时钟的边沿。换言之，延迟的dwaout＜2n－1:1＞字的切换边沿过渡使dclk/dclb时钟的暂时对齐的边沿滞后所施加的信号延迟的长度。还将理解，在实施例中，所施加的信号延迟的长度可以被动态控制(例如，响应于电路操作期间的电压和温度变化)。附加地，所施加的信号延迟的长度可以在校准操作期间设置，以考虑过程变化。由缓冲延迟电路230和232中的每个缓冲延迟电路所施加的延迟的长度通常与dclk/dclb时钟的一半时钟周期相同并且小于dclk/dclb时钟的一半时钟周期，并且具体地，小于采样时钟clk的一半时钟周期。
39.在优选实施方式中，由时钟相位电路200所施加的延迟的长度和由缓冲延迟电路230和232中的一个缓冲延迟电路所施加的任何一个延迟的长度的总和的总长度小于dclk/dclb时钟的一半时钟周期，并且具体地，小于采样时钟clk的一半时钟周期。
40.延迟dclk/dclb时钟以跟踪dwaout＜2n－1:1＞字的切换边沿过渡确保控制信号dp1(x)和dm1(x)中没有小故障。由缓冲延迟电路230、232引入的延迟还确保在生成控制信号dp2(x)和dm2(x)时所使用的延迟的dwaout＜2n－1:1＞字的切换边沿过渡跟踪dclk/dclb时钟的边沿，这样控制信号dp2(x)和dm2(x)中就没有小故障。通过经历对定时对齐的控制，这种解决方案无需锁存控制信号dp1(x)、dp2(x)、dm1(x)和dm2(x)，并且支持其中保
持过量环路延迟(eld)低于采样时钟clk的一个周期ts(eld最好满足以下约束：0.5ts＜eld＜0.75ts)的操作。
41.图6a示出了用于四元信号发生器电路104的操作的定时图，该四元信号发生器电路104操作以提供关于《11001010》的示例数据信号的双倍数据速率(ddr)四元切换。为了比较的目的，图6b示出了使用半数据速率(hdr)四元切换时相同数据信号的定时图。
42.总而言之，四元信号发生器电路响应于2n－1位温度计编码信号生成四个2n－1位控制信号。数模转换器(dac)电路具有2n－1个单元dac元件，其中每个单元dac元件都包括四个电阻器和四个切换电路，由四个2n－1位控制信号的相应位控制。2n－1个单元dac元件的输出求和，以生成模拟输出信号。四元信号发生器电路在逻辑地生成四个2n－1位控制信号时控制相对于2n－1位温度计编码信号施加到时钟信号的时间延迟和相对于延迟的时钟信号施加到2n－1位温度计编码信号的时间延迟。模拟输出信号可以是sigma-delta模数转换器(adc)电路中的反馈信号，该sigma-delta模数转换器(adc)电路包括多位量化电路，该电路操作以量化滤波环路信号，从而生成2n－1位温度计编码信号。
[0043]2n
－1个单元dac元件的输出在三阶四位ciffb连续时间sigma delta调制器的第一积分器和第三积分器的虚拟接地节点处求和。多位量化器和dac在sigma delta adc中被用来以低osr实现较高的sqnr并且减少抖动噪声。
[0044]
多位dac非线性增加了噪声基底，并且在adc输出中引入谐波失真。因此，adc的动态性能(snr、sfdr、thd)严重下降。为了提供更线性的多位dac线性，dwa被用来最小化dac元件中的失配的影响。利用dwa，dac元件在时钟的每个上升边沿都被切换。由于dwa，数据相关的切换明显更高，并且因此增加了调制器输出频谱中的噪声基底和引入的失真。双数据速率(ddr)对多位dac和四元信号生成进行四元切换(具有用于最小化eld影响和无小故障的最小延迟)，以实现约100db的优异动态性能。
[0045]
虽然本文在连续时间delta sigma调制器的背景下进行了公开，但是将理解，本文中所公开的电路和操作同样适用于离散时间调制器。
[0046]
虽然本发明已经在图和前面的描述中进行了详细图示和描述，但是这种图示和描述被视为说明性的而非限制性的；本发明并不限于所公开的实施例。通过对附图、公开内容以及所附权利要求的研究，所公开的实施例的其他变型在实践所要求保护的发明的同时可以被本领域技术人员理解和实现。