一种用于半导体器件的蚀刻方法及半导体器件与流程

1.本发明涉及半导体技术领域，特别涉及一种用于半导体器件的蚀刻方法及使用该方法制备的半导体器件。


背景技术：

2.在光刻工艺中，沟槽的关键尺寸(cd，即沟槽宽度)的均匀性会受到基底反射率不均匀和台阶上下光刻胶——即光阻(p.r.)——膜厚度不同影响，通过在光刻涂胶前沉积一层抗反射物质可减小上述不良影响，该物质构成底部抗反射涂层。传统底部抗反射涂层的厚度约为20-30nm，适用于关键尺寸大于150nm的沟槽，其通常为有机物，以利用其吸光特性将进入抗反射涂层的光在下表面反射前被吸收掉。随着半导体技术的不断发展，人们通过在基底与底部抗反射涂层之间添加硬掩模(hardmask)来满足沟槽关键尺寸不断减小的需求。
3.一方面，有机抗反射涂层(organic barc)本身由于与光阻材料类似，二者粘附性强，易导致去除光阻时会有部分光阻化合物回粘到抗反射涂层上，构成缺陷；另一方面，硬掩模的添加作为新增的工序，使半导体的生产流程变得更加繁琐。
4.因此，如何化简工序并减少光阻回粘缺陷成为半导体器件制备领域亟待解决的技术问题。


技术实现要素：

5.为了解决现有的技术问题，本发明提出了一种工序简单并能有效减少光阻回粘缺陷的半导体器件的蚀刻方法及使用该蚀刻方法制备的半导体器件。
6.依据本发明，提供一种半导体器件的蚀刻方法，包含以下步骤：
7.步骤一，在待蚀刻的基底上沉积氮氧化硅层；
8.步骤二，在氮氧化硅层上形成光阻，并基于光阻对氮氧化硅层进行光刻，以在氮氧化硅层上获得具有初始关键尺寸的沟槽图案；
9.步骤三，移除光阻，基于沟槽图案对基底进行一次蚀刻，以获得具有第一关键尺寸的一次沟槽，第一关键尺寸小于初始关键尺寸；
10.步骤四，在一次沟槽进行回蚀刻；
11.步骤五，对基底进行二次蚀刻，以获得具有第二关键尺寸的二次沟槽，第二关键尺寸小于第一关键尺寸。
12.依据本发明的一个实施例，基底包含多晶硅层。
13.依据本发明的一个实施例，氮氧化硅层的厚度为100-120nm。
14.依据本发明的一个实施例，初始关键尺寸为140-160nm。
15.依据本发明的一个实施例，第一关键尺寸为110-130nm。
16.依据本发明的一个实施例，第二关键尺寸为70-90nm。
17.依据本发明的一个实施例，在步骤四包含在一次沟槽的底部及侧壁沉积一层低应
力氮化硅。
18.依据本发明的一个实施例，一次蚀刻和二次蚀刻包含使用聚合剂使基底水平生长。
19.依据本发明，提供一种使用上述蚀刻方法制备的半导体器件。
20.由于采用以上技术方案，本发明与现有技术相比具有如下优点：
21.1.本发明以特定厚度(90-110nm)的氮氧化硅层替代低应力氮化硅硬掩模层和有机硅底部抗反射层，既可蚀刻出关键尺寸小于150nm的沟槽，又可利用光干涉相消原理阻止反射光；
22.2.光阻反应物和氮氧化硅黏附性弱，后续工艺不会产生缺陷。
附图说明
23.图1示出了现有技术中用于半导体器件的蚀刻方法的流程图；
24.图2为图1所示蚀刻方法的示意图；
25.图3示出了本发明的用于半导体器件的蚀刻方法的一个实施例的流程图；
26.图4示出了图3所示蚀刻方法的示意图；
27.图5示出了依据本发明的半导体器件与现有技术的半导体器件的回粘缺陷检测结果对比图。
具体实施方式
28.为了使本发明的目的、技术方案及优点更加清楚明白，下面结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
29.本领域技术人员应当领会的是，本发明实施例中所有使用“第一”、“第二”、“一次”、“二次”的表述均是为了区分两个相同名称但非相同的实体，可见“第一”、“第二”、“一次”、“二次”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
30.如图1-2所示，首先在待蚀刻的基底——例如多晶硅(poly)层——上依次完成由低应力氮化硅(lssin)构成的硬掩模的沉积(hardmask dep)、有机抗反射涂层的沉积、在有机抗反射涂层的上表面形成光阻，并基于光阻对低应力氮化硅硬掩模上进行光刻(ph)，以在该低应力硬掩模上形成关键尺寸为150nm的沟槽图案；随后移除光阻，基于硬掩模上的沟槽图案对基底进行硬掩模蚀刻(hm et)，以获得关键尺寸为110nm的沟槽；然后对硬掩模进行回蚀刻(hm spacer dep)以适当减小沟槽的尺寸；最后基于硬掩模对基底进行二次蚀刻，以获得关键尺寸为80nm的沟槽。
31.图3-4示出了依据本发明一实施例的半导体器件的蚀刻方法，其将半导体器件蚀刻过程中的低应力氮化硅硬掩模层和有机硅底部抗反射层替换为单层氮氧化硅(sion)，同样获得了关键尺寸远低于光阻所示图案的沟槽。具体地，依据本发明的半导体器件蚀刻方法包含以下步骤：
32.步骤一，在待蚀刻的基底上沉积氮氧化硅层。其中，基底可以是半导体器件中需要开设沟槽的任何部分，例如生长于衬底(substrate)和高压栅氧层(hv gox)上方的多晶硅
层。氮氧化硅的厚度可以是100-120nm，优选110nm。
33.步骤二，在氮氧化硅层上形成光阻，并基于光阻对氮氧化硅层进行光刻，以在氮氧化硅层上获得具有初始关键尺寸的沟槽图案。其中，初始关键尺寸可以是140-160nm，优选150nm。
34.步骤三，移除光阻，基于氮氧化硅层上的沟槽图案对基底进行一次蚀刻(first et)，以获得具有第一关键尺寸的一次沟槽，该第一关键尺寸小于初始关键尺寸，例如110-130nm，优选130nm。
35.步骤四，在一次沟槽进行回蚀刻(spacer dep)——例如在一次沟槽的底部及侧壁沉积一层低应力氮化硅，以减小沟槽的关键尺寸。
36.步骤五，对基底进行二次蚀刻(second et)，以获得具有第二关键尺寸的二次沟槽，该第二关键尺寸小于第一关键尺寸，例如70-90nm，优选80nm。
37.在本发明的实施例中，一次蚀刻和二次蚀刻可使用聚合剂以利于基底水平生长，使得第一关键尺寸小于初始关键尺寸以及第二关键尺寸小于第一关键尺寸。本领域技术人员也可采用其他方式在蚀刻过程中减小沟槽的关键尺寸。
38.采用本发明蚀刻方法，一方面；氮氧化硅层本身可以可利用光干涉相消原理阻止反射光——即使得来自氮氧化硅层上下表面的反射光位相相反并干涉相消，起到抗反射层的作用；另一方面，当氮氧化硅层达到特定厚度时，可在光刻过程中复制出光阻所示图案，即起到硬掩模的作用。由此，使用单层氮氧化硅层即可同时起到低应力氮化硅硬掩模层和有机硅底部抗反射层的作用。进一步地，氮氧化硅与有机光阻粘附性弱，不易产生回粘缺陷。如图5所示，试样1-5为采用现有技术制备的半导体器件，其回粘缺陷数量明显高于采用本发明的方法制备出的半导体器件试样6-9。
39.以上实施例仅表达了本发明的实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。