用于金属栅极填料的化学镀方法与流程

1.本公开总体涉及用于金属栅极填料的化学镀方法。


背景技术：

2.半导体器件被用于各种电子应用，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上按顺序地沉积材料的绝缘或电介质层、导电层和半导体层，并使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
3.半导体工业通过不断减小最小特征尺寸来持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件被集成到给定区域中。然而，随着最小特征尺寸的减小，出现了应该解决的其他问题。


技术实现要素：

4.根据本公开的第一方面，提供了一种用于形成半导体器件的方法，包括：蚀刻晶体管的虚设栅极以去除所述虚设栅极并形成第一开口；进行蚀刻以去除第一纳米结构并使所述第一开口延伸，从而暴露所述晶体管的第二纳米结构；在所述第一开口中沉积第一电介质层，所述第一电介质层围绕所述第二纳米结构；在所述第一开口中沉积第一功函数层，所述第一功函数层围绕所述第二纳米结构和所述第一电介质层；在所述第一开口中沉积粘合层，所述粘合层围绕所述第二纳米结构；以及将所述第一开口浸入电化学镀液中以将金属镀覆到所述第一开口中，所述金属填充所述第一开口。
5.根据本公开的第二方面，提供了一种用于形成半导体器件的方法，包括：在位于栅极的任一侧的鳍凹部中生长外延源极/漏极区域；执行替换栅极工艺，所述替换栅极工艺包括：去除所述栅极的两个栅极间隔件之间的虚设栅极结构，以在所述两个栅极间隔件之间形成开口；在所述开口中沉积第一栅极电介质层，所述第一栅极电介质层覆盖所述栅极的沟道区域；在所述开口中沉积功函数层，所述功函数层覆盖所述第一栅极电介质层；以及通过化学镀工艺在所述开口中镀覆导电填料，所述化学镀工艺在所述开口的底部处镀覆所述导电填料的镀覆速率是在所述开口的侧壁处的镀覆速率的10至25倍。
6.根据本公开的第三方面，提供了一种用于形成半导体器件的方法，包括：形成第一纳米结构场效应晶体管栅极结构，所述形成包括：形成多个纳米结构沟道区域，围绕所述多个纳米结构沟道区域沉积栅极电介质层，围绕所述栅极电介质层沉积栅极功函数层，以及围绕所述栅极功函数层、所述栅极沉积栅极填料，沉积所述栅极填料包括：在与所述栅极填料相对应的开口中提供镀液，在所述镀液中提供促进剂和抑制剂，并且从所述镀液还原金属以将所述金属沉积在所述开口的底部；以及形成设置在所述第一纳米结构场效应晶体管栅极结构的任一侧上的第一外延源极/漏极区域和第二外延源极/漏极区域，其中，所述多个纳米结构沟道区域从所述第一源极/漏极区域延伸到所述第二源极/漏极区域。
附图说明
7.在结合附图阅读时，可以通过下面的具体实施方式来最佳地理解本公开的各方面。应当注意，根据行业的标准惯例，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
8.图1以三维视图示出了根据一些实施例的纳米结构场效应晶体管 (nano-fet)的示例。
9.图2、图3、图4、图5、图6a、图6b、图7a、图7b、图8a、图 8b、图9a、图9b、图10a、图10b、图11a、图11b、图11c、图12a、图12b、图12c、图12d、图13a、图13b、图13c、图14a、图14b、图 15a、图15b、图16a、图16b、图17a、图17b、图17c、图17d、图18a、图18b、图18c、图18d、图19a、图19b、图19c、图19d、图 20a、图20b、图20c、图20d、图23a、图23b、图23c、图23d、图 24a、图24b、图24c、图24d、图25a、图25b、图25c、图25d、图 26a、图26b、图26c、图26d、图27a、图27b、图27c、图27d、图 28a、图28b、图29a、图29b、图29c、图30a、图30b、图30c、图 31a、图31b和图31c是根据一些实施例的制造纳米结构fet的中间阶段的截面图。
10.图21示出了根据一些实施例的电化学浴。
11.图22a、图22b、图22c和图22d示出了根据一些实施例的镀覆工艺的中间阶段的各种截面图。
12.图32a、图32b和图32c是根据一些实施例的纳米结构fet的截面图。
13.图33以三维视图示出了根据一些实施例的鳍式场效应晶体管(finfet) 的示例。
14.图34a至图34e是根据一些实施例的制造finfet的中间阶段的截面图。
具体实施方式
15.下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不表示所讨论的各个实施例和/或配置之间的关系。
16.此外，本文中可能使用了空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
17.纳米结构fet器件使用多个纳米结构作为栅极沟道区域。在纳米结构 fet的制造中，可以使用栅极替换工艺来用替换栅极替换被用作临时结构的虚设栅极。替换栅极例如可以是金属栅极，并且可以包括多个层，包括功函数调整层，如下面更详细讨论的。通过在虚设栅极所在的位置形成凹部来去除虚设栅极，该凹部暴露纳米结构fet的纳米结构沟道区域。在暴露纳米结构fet的沟道区域之后，替换栅极的各个层被沉积在凹部中。在替换栅极的各个层被沉积在凹部中之后，用栅极电极填料来填充剩余的凹部，这完成了替换栅极
沉积。实施例工艺采用化学镀(electroless plating) (也称为电化学镀)技术来沉积栅极电极填料，而并非使用组合 ald/cvd工艺来沉积栅极电极填料。凹部可以具有大的纵横比，并且传统的沉积技术可能在凹部中留下空隙或接缝，在这些空隙或接缝处，这种沉积技术夹断了与下面的区域的连接。这些空隙或接缝可能严重阻碍随后形成的栅极的设计操作。实施例工艺采用电化学镀技术以及促进剂和抑制剂来以自下而上的方式实现对栅极电极填料的沉积。也就是说，凹部主要是自下而上地填充，而不是在所有表面上一次填充完。
18.以下在特定上下文中描述了包括纳米结构fet的管芯的实施例。然而，各种实施例可以应用于包括代替纳米结构fet或与纳米结构fet组合的其他类型的晶体管(例如，鳍式场效应晶体管(finfet)、平面晶体管等) 的管芯。
19.图1以三维视图示出了根据一些实施例的纳米结构fet(例如，纳米线fet、纳米片fet(nsfet)等)的示例。纳米结构fet在衬底50(例如，半导体衬底)上包括鳍66之上的纳米结构55(例如，纳米片、纳米线等)，其中，纳米结构55充当纳米结构fet的沟道区域。纳米结构55 可以包括p型纳米结构、n型纳米结构、或它们的组合。隔离区域68设置在相邻的鳍66之间，这些鳍66可以从相邻的隔离区域68之间突出得高于隔离区域68。尽管隔离区域68被示出/描述为与衬底50分隔开，但如本文所使用的，术语“衬底”可以指代单独的半导体衬底、或者半导体衬底和隔离区域的组合。此外，尽管鳍66的底部部分被示为与衬底50成单一连续材料，但鳍66的底部部分和/或衬底50可以包括单一材料或多种材料。在该上下文中，鳍66指代在相邻的隔离区域68之间延伸的部分。
20.栅极电介质层110在鳍66的顶表面之上并且沿着纳米结构55的顶表面、侧壁和底表面。栅极电极112在栅极电介质层110之上。外延源极/漏极区域92被设置在鳍66上、位于栅极电介质层110和栅极电极112的相反侧上。
21.图1进一步示出了在后面的图中使用的参考截面。截面a-a’沿着栅极电极98的纵轴，并且在例如与纳米结构fet的外延源极/漏极区域92之间的电流流动方向垂直的方向上。截面b-b’垂直于截面a-a’并且平行于纳米结构fet的鳍66的纵轴，并且在例如纳米结构fet的外延源极/漏极区域 92之间的电流流动的方向上。截面c-c’平行于截面a-a’，并延伸穿过纳米结构fet的外延源极/漏极区域。截面d-d’是在纳米结构55之间平行于衬底50的水平截面。截面e-e’平行于截面d-d’并且穿过纳米结构55。为了清楚起见，后续附图参考这些参考截面。
22.本文讨论的一些实施例是在使用后栅极工艺形成的纳米结构fet的上下文中讨论的。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑在平面器件(例如，平面fet)中或在鳍式场效应晶体管(finfet) 中使用的方面。
23.图2至图32c是根据一些实施例的制造纳米结构fet的中间阶段的截面图。图2至图5、图6a、图13a、图14a、图15a、图16a、图17a、图18a、图19a、图20a、图23a、图24a、图25a、图26a、图27a、图28a、图29a、图30a、图31a和图32a示出了图1所示的参考截面a
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a’。图6b、图7b、图8b、图9b、图10b、图11b、图11c、图12b、图 12d、图13b、图14b、图15b、图16b、图17b、图18b、图19b、图 20b、图23b、图24b、图25b、图26b、图27b、图28b、图29b、图 30b、图31b和图32b示出了图1所示的参考截面b-b’。图7a、图8a、图9a、图10a、图11a、图12a、图12c、图13c、图29c、图30c、图31c和图32c示出了图1所示的参考截面c-c’。图17c、图18c、图19c、图23c、图24c、图25c、图26c和图27c示出了图1所示的参考截面d
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d’。图17d、图18d、图19d、图23d、
图24d、图25d、图26d和图27d 示出了图1所示的截面e-e’。图21示出了化学镀浴，以及图22a、图22b、图22c和图22d示出了用于填充开口的化学镀工艺。
24.在图2中，提供衬底50。衬底50可以是半导体衬底，例如，体半导体、绝缘体上半导体(soi)衬底等，其可以是掺杂的(例如，用p型或n 型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如，硅晶圆。通常，soi 衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如埋置氧化物(box)层、氧化硅层等。绝缘体层设置在衬底上，衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；或它们的组合。
25.衬底50具有区域n型区域50n和p型区域50p。n型区域50n可用于形成n型器件，例如，nmos晶体管，如n型纳米结构fet，并且p型区域50p可用于形成p型器件，例如，pmos晶体管，如p型纳米结构fet。 n型区域50n可以与p型区域50p在物理上分隔开(如分隔符20所示)，并且可以在n型区域50n与p型区域50p之间设置任何数量的器件特征 (例如，其他有源器件、掺杂区域、隔离结构等)。尽管示出了一个n型区域50n和一个p型区域50p，但是可以提供任何数量的n型区域50n和 p型区域50p。
26.进一步在图2中，在衬底50之上形成多层堆叠64。多层堆叠64包括第一半导体层51a-c(统称为第一半导体层51)和第二半导体层53a-c (统称为第二半导体层53)的交替层。为了说明目的并且如下面更详细讨论的，在p型区域50p中，第二半导体层53将被去除并且第一半导体层51 将被图案化以形成纳米结构fet的沟道区域。此外，在n型区域50n中，第一半导体层51将被去除并且第二半导体层53将被图案化以形成纳米结构fet的沟道区域。然而，在一些实施例中，在n型区域50n中，第一半导体层51可被去除并且第二半导体层53可被图案化以形成纳米结构fet 的沟道区域，并且在p型区域50p中，第二半导体层53可被去除并且第一半导体层51可被图案化以形成纳米结构fet的沟道区域。
27.在又一些其他实施例中，在n型区域50n和p型区域50p两者中，第一半导体层51可被去除并且第二半导体层53可被图案化以形成纳米结构 fet的沟道区域。在其他实施例中，在n型区域50n和p型区域50p两者中，第二半导体层53可被去除并且第一半导体层51可被图案化以形成纳米结构fet的沟道区域。在这样的实施例中，n型区域50n和p型区域50p 两者中的沟道区域可以具有相同的材料成分(例如，硅或另一种半导体材料)并且可以同时形成。图32a、图32b和图32c示出了由这样的实施例产生的结构，其中，例如，p型区域50p和n型区域50n两者中的沟道区域都包括硅。
28.出于说明性目的，多层堆叠64被示出为包括第一半导体层51和第二半导体层53中的每一个的三层。在一些实施例中，多层堆叠64可以包括任何数量的第一半导体层51和第二半导体层53。多层堆叠64的每个层可以使用诸如化学气相沉积(cvd)、原子层沉积(ald)、气相外延 (vpe)、分子束外延(mbe)等之类的工艺来外延生长。在各种实施例中，第一半导体层51可以由适合于p型纳米结构fet的第一半导体材料形成，例如，硅锗等，并且第二半导体层53可以由适合于n型纳米结构fet 的第二半导体材料形成，例如，硅、硅碳等。出于说明性目的，多层堆叠 64被示出为具有适合于p型纳米结构fet的最底部半导体层。在一些实施例中，多层堆叠64可以被形成为使得最底层是适合于n型纳米结构fet的半导体层。
29.第一半导体材料和第二半导体材料可以是相对于彼此具有高蚀刻选择性的材料。这样，在n型区域50n中，可以在不显著去除第二半导体材料的第二半导体层53的情况下去除第一半导体材料的第一半导体层51，从而允许第二半导体层53被图案化以形成n型纳米结构fet的沟道区域。类似地，在p型区域50p中，可以在不显著去除第一半导体材料的第一半导体层51的情况下去除第二半导体材料的第二半导体层53，从而允许第一半导体层51被图案化以形成p型纳米结构fet的沟道区域。
30.现在参考图3，根据一些实施例，在衬底50中形成鳍66，并且在多层堆叠64中形成纳米结构55。在一些实施例中，可以通过在多层堆叠64和衬底50中蚀刻沟槽来分别在多层堆叠64和衬底50中形成纳米结构55和鳍66。蚀刻可以是任何可接受的蚀刻，例如，反应性离子蚀刻(rie)、中性束蚀刻(nbe)等、或它们的组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠64来形成纳米结构55可以进一步从第一半导体层51限定第一纳米结构52a-c(统称为第一纳米结构52)，并从第二半导体层53限定第二纳米结构54a-c(统称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可进一步统称为纳米结构55。
31.可以通过任何合适的方法来对鳍66和纳米结构55进行图案化。例如，可以使用一种或多种光刻工艺来对鳍66和纳米结构55进行图案化，包括双重图案化工艺或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻工艺和自对准工艺进行组合，允许图案被创建具有例如比使用单一直接光刻工艺可获得的间距更小的间距。例如，在一个实施例中，在衬底之上形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来对鳍66进行图案化。
32.出于说明性目的，图3将n型区域50n和p型区域50p中的鳍66示出为具有基本相等的宽度。在一些实施例中，n型区域50n中的鳍66的宽度可以比p型区域50p中的鳍66的宽度更大或更薄。此外，虽然鳍66和纳米结构55中的每一者被示出为始终具有一致的宽度，但在其他实施例中，鳍66和/或纳米结构55可以具有渐缩的侧壁，使得鳍66和/或纳米结构55 中的每一者的宽度在朝向衬底50的方向上连续增加。在这样的实施例中，每个纳米结构55可以具有不同的宽度并且是梯形的。
33.在图4中，邻近鳍66形成浅沟槽隔离(sti)区域68。可以通过在衬底50、鳍66和纳米结构55之上以及相邻的鳍66之间沉积绝缘材料来形成 sti区域68。绝缘材料可以是氧化物(例如，氧化硅)、氮化物等、或它们的组合，并且可以通过高密度等离子体cvd(hdp-cvd)、可流动 cvd(fcvd)等、或它们的组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料是通过fcvd工艺形成的氧化硅。一旦形成绝缘材料，则可以执行退火工艺。在实施例中，绝缘材料被形成为使得过量的绝缘材料覆盖纳米结构55。尽管绝缘材料被示为单层，但一些实施例可以采用多个层。例如，在一些实施例中，可以首先沿着衬底50、鳍66和纳米结构55的表面形成衬里(未单独示出)。此后，可以在衬里之上形成诸如上述的填充材料。
34.然后对绝缘材料应用去除工艺以去除纳米结构55之上的过量绝缘材料。在一些实施例中，可以采用诸如化学机械抛光(cmp)、回蚀工艺、它们的组合等之类的平坦化工艺。该平坦化工艺暴露纳米结构55，使得在平坦化工艺完成之后，纳米结构55和绝缘材料的顶表面是齐平的。
35.然后使绝缘材料凹陷以形成sti区域68。绝缘材料被凹陷为使得n型区域50n和p型
区域50p中的鳍66的上部部分从相邻的sti区域68之间突出。此外，sti区域68的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，碟形)、或它们的组合。sti区域68的顶表面可以通过适当的蚀刻而形成为平坦的、凸的、和/或凹的。sti区域68可以使用可接受的蚀刻工艺来凹陷，例如，对绝缘材料的材料具有选择性的蚀刻工艺 (例如，以比鳍66和纳米结构55的材料更快的速率蚀刻绝缘材料的材料)。例如，可以使用采用例如稀释氢氟(dhf)酸的氧化物去除。
36.上面关于图2至图4所描述的工艺仅是可以如何形成鳍66和纳米结构 55的一个示例。在一些实施例中，鳍66和/或纳米结构55可以使用掩模和外延生长工艺来形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使电介质层凹陷，使得外延结构从电介质层突出以形成鳍66和/或纳米结构55。外延结构可以包括交替的上述半导体材料，例如，第一半导体材料和第二半导体材料。在其中外延生长外延结构的一些实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以避免先前和/或随后的注入，但原位掺杂和注入掺杂可被一起使用。
37.此外，仅出于说明性目的，第一半导体层51(以及所得的第一纳米结构52)和第二半导体层53(以及所得的第二纳米结构54)在本文被示出和讨论为在p型区域50p和n型区域50n中包括相同的材料。这样，在一些实施例中，第一半导体层51和第二半导体层53中的一者或两者在p型区域50p和n型区域50n中可以是不同的材料，或者可以以不同的顺序形成。
38.进一步在图4中，可以在鳍66、纳米结构55和/或sti区域68中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，可以使用光致抗蚀剂或其他掩模(未单独示出)来实现用于n型区域50n和p型区域50p 的不同注入步骤。例如，在n型区域50n和p型区域50p中，可以在鳍66 和sti区域68之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露p型区域 50p。光致抗蚀剂可通过使用旋涂技术来形成，并且可使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，则在p型区域50p中执行n型杂质注入，并且光致抗蚀剂可以充当掩模以基本上防止n型杂质被注入到 n型区域50n中。n型杂质可以是注入到该区域中的磷、砷、锑等，其浓度在约10
13
原子/cm3至约10
14
原子/cm3的范围内。在注入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。
39.在p型区域50p的注入之后或之前，在p型区域50p和n型区域50n 中，在鳍66、纳米结构55和sti区域68之上形成光致抗蚀剂或其他掩模 (未单独示出)。光致抗蚀剂被图案化以暴露n型区域50n。光致抗蚀剂可通过使用旋涂技术来形成，并且可使用可接受的光刻技术来进行图案化。一旦光致抗蚀剂被图案化，则可以在n型区域50n中执行p型杂质注入，并且光致抗蚀剂可以充当掩模以基本上防止p型杂质被注入到p型区域50p 中。p型杂质可以是注入到该区域中的硼、氟化硼、铟等，其浓度在约10
13
原子/cm3至约10
14
原子/cm3的范围内。在注入之后，可以例如通过可接受的灰化工艺来去除光致抗蚀剂。
40.在n型区域50n和p型区域50p的注入之后，可以执行退火以修复注入损坏并激活所注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以避免注入，但原位掺杂和注入掺杂可以被一起使用。
41.在图5中，在鳍66和/或纳米结构55上形成虚设电介质层70。虚设电介质层70可以是例如氧化硅、氮化硅、它们的组合等，并且可根据可接受的技术来沉积或热生长。在虚设
电介质层70之上形成虚设栅极层72，并且在虚设栅极层72之上形成掩模层74。虚设栅极层72可以被沉积在虚设电介质层70之上，并且然后例如通过cmp来平坦化。掩模层74可以被沉积在虚设栅极层72之上。虚设栅极层72可以是导电材料或非导电材料，并且可以选自包括下列项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-sige)、金属氮化物、金属硅化物、金属氧化物、以及金属。虚设栅极层72可以通过物理气相沉积(pvd)、cvd、溅射沉积、或用于沉积所选材料的其他技术来沉积。虚设栅极层72可以由相对于隔离区域的蚀刻具有高蚀刻选择性的其他材料制成。掩模层74可以包括例如氮化硅、氮氧化硅等。在该示例中，在n型区域50n和p型区域50p上形成单个虚设栅极层72和单个掩模层74。注意，仅出于说明目的，虚设电介质层70被示为仅覆盖鳍66和纳米结构55。在一些实施例中，虚设电介质层70可以被沉积以使得虚设电介质层70覆盖sti区域68，从而使虚设电介质层70 在虚设栅极层72和sti区域68之间延伸。
42.图6a至图18c示出了制造实施例器件中的各种附加步骤。图6a、图 7a、图8a、图9a、图10a、图11a、图12a、图12c、图13a、图13c、图14a、图15a和图18c示出了n型区域50n或p型区域50p的特征。在图6a和图6b中，可以使用可接受的光刻和蚀刻技术来图案化掩模层74 (参见图5)以形成掩模78。然后可以将掩模78的图案转移至虚设栅极层 72和虚设电介质层70以分别形成虚设栅极76和虚设栅极电介质71。虚设栅极76覆盖鳍66的相应沟道区域。掩模78的图案可用于将每个虚设栅极 76与相邻的虚设栅极76在物理上分隔开。虚设栅极76还可以具有与相应鳍66的纵向方向基本上垂直的纵向方向。
43.在图7a和图7b中，分别在图6a和图6b所示的结构之上形成第一间隔件层80和第二间隔件层82。第一间隔件层80和第二间隔件层82随后将被图案化以充当用于形成自对准源极/漏极区域的间隔件。在图7a和图7b 中，第一间隔件层80被形成在sti区域68的顶表面上；鳍66、纳米结构 55和掩模78的顶表面和侧壁上；以及虚设栅极76和虚设栅极电介质71的侧壁上。第二间隔件层82被沉积在第一间隔件层80之上。第一间隔件层 80可以使用诸如热氧化之类的技术，由氧化硅、氮化硅、氮氧化硅等形成，或通过cvd、ald等来沉积。第二间隔件层82可以由具有与第一间隔件层80的材料不同的蚀刻速率的材料形成，例如，氧化硅、氮化硅、氮氧化硅等，并且可以通过cvd、ald等来沉积。
44.在形成第一间隔件层80之后并且在形成第二间隔件层82之前，可以执行用于轻掺杂源极/漏极(ldd)区域(未单独示出)的注入。在具有不同器件类型的实施例中，类似于以上在图4中讨论的注入，可以在n型区域50n之上形成诸如光致抗蚀剂之类的掩模，同时暴露p型区域50p，并且在p型区域50p中可以将适当类型(例如，p型)的杂质注入到暴露的鳍 66和纳米结构55中。然后，可以去除掩模。随后，可以在p型区域50p之上形成诸如光致抗蚀剂之类的掩模，同时暴露n型区域50n，并且在n型区域50n中可以将适当类型(例如，n型)的杂质注入到暴露的鳍66和纳米结构55中。然后，可以去除掩模。n型杂质可以是任何先前讨论的n型杂质，并且p型杂质可以是任何先前讨论的p型杂质。轻掺杂源极/漏极区域可以具有约1
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10
15
原子/cm3至约1
×
10
19
原子/cm3的范围内的杂质浓度。可以使用退火来修复注入损坏并激活所注入的杂质。
45.在图8a和图8b中，蚀刻第一间隔件层80和第二间隔件层82以形成第一间隔件81和第二间隔件83。如下文将更详细讨论的，第一间隔件81 和第二间隔件83用于使随后形成的源极/漏极区域自对准，以及在后续处理期间保护鳍66和/或纳米结构55的侧壁。第一间隔
件层80和第二间隔件层82可以使用合适的蚀刻工艺来蚀刻，例如，各向同性蚀刻工艺(例如，湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)等。在一些实施例中，第二间隔件层82的材料具有与第一间隔件层80的材料不同的蚀刻速率，使得第一间隔件层80可以在图案化第二间隔件层82时充当蚀刻停止层，并且使得第二间隔件层82可以在图案化第一间隔件层80时充当掩模。例如，第二间隔件层82可以使用各向异性蚀刻工艺来蚀刻，其中第一间隔件层80充当蚀刻停止层，其中第二间隔件层82的剩余部分形成第二间隔件83，如图8a所示。此后，第二间隔件83在蚀刻第一间隔件层 80的暴露部分时充当掩模，从而形成第一间隔件81，如图8a所示。
46.如图8a所示，第一间隔件81和第二间隔件83被设置在鳍66和/或纳米结构55的侧壁上。如图8b所示，在一些实施例中，可以从与掩模78、虚设栅极76和虚设栅极电介质71相邻的第一间隔件层80之上去除第二间隔件层82，并且第一间隔件81被设置在掩模78、虚设栅极76和虚设栅极电介质71的侧壁上。在其他实施例中，第二间隔件层82的一部分可保留在与掩模78、虚设栅极76和虚设栅极电介质71相邻的第一间隔件层80之上。
47.注意，上述公开内容总体上描述了形成间隔件和ldd区域的工艺。可以使用其他工艺和顺序。例如，可以采用更少或额外的间隔件，可以采用不同的步骤顺序(例如，可以在沉积第二间隔件层82之前图案化第一间隔件81)，可以形成和去除额外的间隔件等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
48.在图9a和图9b中，根据一些实施例，在鳍66、纳米结构55和衬底 50中形成第一凹部86。随后将在第一凹部86中形成外延源极/漏极区域。第一凹部86可以延伸穿过第一纳米结构52和第二纳米结构54，并延伸到衬底50中。如图9a所示，sti区域68的顶表面可以与第一凹部86的底表面齐平。在各个实施例中，鳍66可以被蚀刻以使得第一凹部86的底表面被设置得低于sti区域68的顶表面。可以通过使用诸如rie、nbe等之类的各向异性蚀刻工艺来蚀刻鳍66、纳米结构55和衬底50来形成第一凹部86。第一间隔件81、第二间隔件83和掩模78在用于形成第一凹部86 的蚀刻工艺期间掩蔽鳍66、纳米结构55和衬底50的一些部分。可以使用单一蚀刻工艺或多种蚀刻工艺来蚀刻纳米结构55和/或鳍66的每一层。可以使用定时蚀刻工艺来在第一凹部86达到期望深度之后停止对第一凹部86 的蚀刻。
49.在图10a和图10b中，在n型区域50n中蚀刻多层堆叠64中由第一半导体材料形成的层(例如，第一纳米结构52)的侧壁由第一凹部86暴露的部分以形成侧壁凹部88，并且在p型区域50p中蚀刻多层堆叠64中由第二半导体材料形成的层(例如，第二纳米结构54)的侧壁由第一凹部86 暴露的部分以形成侧壁凹部88。尽管在图10b中第一纳米结构52和第二纳米结构54在侧壁凹部88中的侧壁被示为直的，但这些侧壁可以是凹的或凸的。可以使用各向同性蚀刻工艺来蚀刻侧壁，例如，湿法蚀刻等。可以使用掩模(未示出)来保护p型区域50p，同时使用对第一半导体材料具有选择性的蚀刻剂来蚀刻第一纳米结构52，使得在n型区域50n中，与第一纳米结构52相比，第二纳米结构54和衬底50保持相对未被蚀刻。类似地，可以使用掩模(未示出)来保护n型区域50n，同时使用对第二半导体材料具有选择性的蚀刻剂来蚀刻第二纳米结构54，使得在p型区域 50p中，与第二纳米结构54相比，第一纳米结构52和衬底50保持相对未被蚀刻。在其中第一纳米结构52包括例如sige并且第二纳米结构54包括例如si或sic的实施例中，可以使用利用四甲基氢氧化铵(tmah)、氢氧化铵(nh4oh)等的干法蚀刻工艺来蚀刻n型区域50n中的第一纳米结构52的侧壁，并且使用利用氟化氢、另一种
基于氟的蚀刻剂等的湿法或干法蚀刻工艺来蚀刻p型区域50p中的第二纳米结构54的侧壁。
50.在图11a-图11c中，在侧壁凹部88中形成第一内部间隔件90。可以通过在图10a和图10b所示的结构之上沉积内部间隔件层(未单独示出) 来形成第一内部间隔件90。第一内部间隔件90充当随后形成的源极/漏极区域和栅极结构之间的隔离特征。如下面将更详细讨论的，将在第一凹部 86中形成源极/漏极区域，而将用相应的栅极结构来替换n型区域50n中的第一纳米结构52以及p型区域50p中的第二纳米结构54。
51.可以通过诸如cvd、ald等之类的共形沉积工艺来沉积内部间隔件层。内部间隔件层可以包括诸如氮化硅或氮氧化硅之类的材料，但可以采用任何合适的材料，例如，k值小于约3.5的低介电常数(低k)材料。然后可以各向异性地蚀刻内部间隔件层以形成第一内部间隔件90。尽管第一内部间隔件90的外侧壁被示为与n型区域50n中的第二纳米结构54的侧壁齐平并且与p型区域50p中的第一纳米结构52的侧壁齐平，但第一内部间隔件90的外侧壁可以分别延伸超过第二纳米结构54和/或第一纳米结构52的侧壁，或从第二纳米结构54和/或第一纳米结构52的侧壁凹进。
52.此外，尽管在图11b中第一内部间隔件90的外侧壁表示为直的，但第一内部间隔件90的外侧壁可以是凹的或凸的。例如，图11c示出了这样的实施例，其中在n型区域50n中，第一纳米结构52的侧壁是凹的，第一内部间隔件90的外侧壁是凹的，并且第一内部间隔件从第二纳米结构54的侧壁凹进。还示出了这样的实施例，其中在p型区域50p中，第二纳米结构54的侧壁是凹的，第一内部间隔件90的外侧壁是凹的，并且第一内部间隔件从第一纳米结构52的侧壁凹进。可以通过诸如rie、nbe等之类的各向异性蚀刻工艺来蚀刻内部间隔件层。第一内部间隔件90可被用于防止后续蚀刻工艺(例如，用于形成栅极结构的蚀刻工艺)对随后形成的源极/ 漏极区域(例如，下面关于图12a-图12c讨论的外延源极/漏极区域92) 的损坏。
53.在图12a-图12c中，在第一凹部86中形成外延源极/漏极区域92。在一些实施例中，外延源极/漏极区域92可以在n型区域50n中的第二纳米结构54上以及p型区域50p中的第一纳米结构52上施加应力，从而提高性能。如图12b所示，在第一凹部86中形成外延源极/漏极区域92以使得每个虚设栅极76被设置在外延源极/漏极区域92的相应的相邻对之间。在一些实施例中，第一间隔件81用于将外延源极/漏极区域92与虚设栅极电介质71分隔开适当的横向距离，并且第一内部间隔件90用于将外延源极/ 漏极区域92与纳米结构55分隔开适当的横向距离，使得外延源极/漏极区域92不会与所得的纳米结构fet的随后形成的栅极短接。
54.n型区域50n(例如，nmos区域)中的外延源极/漏极区域92可以通过掩蔽p型区域50p(例如，pmos区域)来形成。然后，在n型区域50n 中的第一凹部86中外延生长外延源极/漏极区域92。外延源极/漏极区域92 可以包括任何可接受的适用于n型纳米结构fet的材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区域92可以包括在第二纳米结构54上施加拉伸应变的材料，例如，硅、碳化硅、掺杂磷的碳化硅、硅磷等。外延源极/漏极区域92可以具有从纳米结构55的相应上表面凸起的表面，并且可以具有小平面。
55.p型区域50p(例如，pmos区域)中的外延源极/漏极区域92可以通过掩蔽n型区域50n(例如，nmos区域)来形成。然后，在p型区域50p 中的第一凹部86中外延生长外延源极/漏极区域92。外延源极/漏极区域92 可以包括任何可接受的适用于p型纳米结构fet的材
料。例如，如果第一纳米结构52是硅锗，则外延源极/漏极区域92可以包括在第一纳米结构52 上施加压缩应变的材料，例如，硅锗、掺杂硼的硅锗、锗、锗锡等。外延源极/漏极区域92也可以具有从多层堆叠64(参见图2)的相应表面凸起的表面，并且可以具有小平面。
56.外延源极/漏极区域92、第一纳米结构52、第二纳米结构54、和/或衬底50可以注入掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，然后进行退火。源极/漏极区域的杂质浓度可以在约1
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19
原子/cm3和约1
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10
21
原子/cm3之间。用于源极/漏极区域的 n型和/或p型杂质可以是任何先前讨论的杂质。在一些实施例中，外延源极/漏极区域92可以在生长期间被原位掺杂。
57.作为用于在n型区域50n和p型区域50p中形成外延源极/漏极区域92 的外延工艺的结果，外延源极/漏极区域92的上表面具有小平面，这些小平面横向向外延伸超过纳米结构55的侧壁。在一些实施例中，这些小平面使得同一纳米结构fet的相邻的外延源极/漏极区域92合并，如图12a所示。在其他实施例中，相邻的外延源极/漏极区域92在外延工艺完成之后保持分隔开，如图12c所示。在图12a和图12c所示的实施例中，第一间隔件81可形成于sti区域68的顶表面，从而阻止外延生长。在一些其他实施例中，第一间隔件81可以覆盖纳米结构55的侧壁的一些部分，从而进一步阻止外延生长。在一些其他实施例中，可以调整用于形成第一间隔件81的间隔件蚀刻以去除间隔件材料，以允许外延生长的区域延伸到sti 区域68的表面。
58.外延源极/漏极区域92可以包括一个或多个半导体材料层。例如，外延源极/漏极区域92可以包括第一半导体材料层92a、第二半导体材料层 92b和第三半导体材料层92c。可以针对外延源极/漏极区域92使用任何数量的半导体材料层。第一半导体材料层92a、第二半导体材料层92b和第三半导体材料层92c中的每一者可以由不同的半导体材料形成，并且可被掺杂到不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92a可以具有小于第二半导体材料层92b并且大于第三半导体材料层92c的掺杂剂浓度。在其中外延源极/漏极区域92包括三个半导体材料层的实施例中，可以沉积第一半导体材料层92a，可以在第一半导体材料层92a之上沉积第二半导体材料层92b，并且可以在第二半导体材料层92b之上沉积第三半导体材料层92c。
59.图12d示出了这样的实施例，其中n型区域50n中的第一纳米结构52 的侧壁以及p型区域50p中的第二纳米结构54的侧壁是凹的，第一内部间隔件90的外侧壁是凹的，并且第一内部间隔件90分别从第二纳米结构54 和第一纳米结构52的侧壁凹进。如图12d所示，外延源极/漏极区域92可以被形成为与第一内部间隔件90接触，并且可以延伸穿过n型区域50n中的第二纳米结构54的侧壁并穿过p型区域50p中的第一纳米结构52的侧壁。
60.在图13a-图13c中，分别在图6a、图12b和图12a所示的结构之上沉积第一层间电介质(ild)96(图7a-图12d的工艺不会改变图6a所示的截面)。第一ild 96可以由电介质材料形成，并且可以通过任何合适的方法来沉积，例如，cvd、等离子体增强cvd(pecvd)、或fcvd。电介质材料可以包括磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、掺杂硼的磷硅酸盐玻璃(bpsg)、未掺杂的硅酸盐玻璃(usg)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(cesl)94被设置在第一ild 96与外延源极/漏极区域92、掩模层74和第一间隔件81之间。cesl 94可以包括具有与上覆的第一ild96的材料不同的蚀刻速率的电介质材料，例如，氮化硅、氧化硅、氮氧化硅等。
61.在图14a-图14b中，可以执行诸如cmp之类的平坦化工艺，以使第一ild 96的顶表面与虚设栅极76或掩模78的顶表面齐平。该平坦化工艺还可以去除虚设栅极76上的掩模78，以及第一间隔件81沿着掩模78的侧壁的部分。在该平坦化工艺之后，虚设栅极76、第一间隔件81和第一ild96的顶表面在工艺变化内是齐平的。因此，虚设栅极层72的顶表面通过第一ild 96被暴露。在一些实施例中，掩模78可以保留，在这种情况下，该平坦化工艺使第一ild 96的顶表面与掩模78和第一间隔件81的顶表面齐平。
62.在图15a和图15b中，在一个或多个蚀刻步骤中去除虚设栅极层72和掩模层74(如果存在的话)，从而形成第二凹部98。虚设栅极电介质71 在第二凹部98中的部分也被去除。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极层72和虚设栅极电介质71。例如，该蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比第一ild 96或第一间隔件81更快的速率选择性地蚀刻虚设栅极层72。每个第二凹部98暴露和/或上覆于纳米结构55的在随后完成的纳米结构fet中充当沟道区域的部分。纳米结构55的充当沟道区域的部分被设置在外延源极/漏极区域92的相邻对之间。在去除期间，虚设栅极电介质71在虚设栅极层72被蚀刻时可以用作蚀刻停止层。然后可以在去除虚设栅极层72之后去除虚设栅极电介质71。
63.在图16a和图16b中，n型区域50n中的第一纳米结构52和p型区域 50p中的第二纳米结构54被去除，使第二凹部98延伸。第一纳米结构52 可以通过以下方式被去除：在p型区域50p之上形成掩模(未示出)，并且使用对第一纳米结构52的材料具有选择性的蚀刻剂来执行诸如湿法蚀刻等之类的各向同性蚀刻工艺，而与第一纳米结构52相比，第二纳米结构54、衬底50、sti区域68保持相对未被蚀刻。在其中第一纳米结构52包括例如sige并且第二纳米结构54a-54c包括例如si或sic的实施例中，可以使用四甲基氢氧化铵(tmah)、氢氧化铵(nh4oh)等来去除n型区域 50n中的第一纳米结构52。
64.p型区域50p中的第二纳米结构54可以通过以下方式被去除：在n型区域50n之上形成掩模(未示出)，并且使用对第二纳米结构54的材料具有选择性的蚀刻剂来执行诸如湿法蚀刻等之类的各向同性蚀刻工艺，而与第二纳米结构54相比，第一纳米结构52、衬底50、sti区域68保持相对未被蚀刻。在其中第二纳米结构54包括例如sige并且第一纳米结构52包括例如si或sic的实施例中，可以使用氟化氢、另一种基于氟的蚀刻剂等来去除p型区域50p中的第二纳米结构54。
65.在其他实施例中，n型区域50n和p型区域50p中的沟道区域可以同时形成，例如，通过去除n型区域50n和p型区域50p两者中的第一纳米结构52，或者通过去除n型区域50n和p型区域50p两者中的第二纳米结构54。在这样的实施例中，n型纳米结构fet和p型纳米结构fet的沟道区域可以具有相同的材料成分，例如，硅、硅锗等。图32a、图32b和图 32c示出了由这样的实施例产生的结构，其中，p型区域50p和n型区域 50n两者中的沟道区域由第二纳米结构54提供，并且例如包括硅。
66.在图17a、图17b、图17c和图17d至图27a、图27b、图27c和图 27d中示出了栅极形成工艺，如下所述。图17a、图17b、图17c、图17d、图18a、图18b、图18c、图18d、图19a、图19b、图19c、图19d、图 20a、图20b、图20c、图20d、图23a、图23b、图23c、图23d、图 24a、图24b、图24c、图24d、图25a、图25b、图25c、图25d、图 26a、图26b、图26c、图26d、图27a、图27b、图27c和图27d各自示出了栅极形成工艺的中间视图。图17a、图18a、图19a、图23a、图24a 和图26a
示出了图16a的n型区域50n中的虚线框的放大图。图25a和图 27a示出了图16a的p型区域50p中的虚线框的放大图。图17b、图18b、图19b、图23b、图24b和图26b示出了图16b的n型区域50n中的虚线框的放大图。图25b和图27b示出了图16b的p型区域50p中的虚线框的放大图。图17c、图18c、图19c、图23c、图24c和图26c示出了沿着图1的线d-d’的第二纳米结构54b和54a之间的水平截面图。图17d、图 18d、图19d、图23d、图24d和图26d示出了沿着图1的线e-e’的穿过第二纳米结构54b的水平截面图。图25c和图27c示出了沿着图1的线d
‑ꢀ
d’的穿过纳米结构52b的水平截面图。图25d和图27d示出了沿着图1的线e-e’的纳米结构52b和52a之间的水平截面图。图21示出了化学镀浴，并且图22a、图22b、图22c和图22d示出了用于填充开口的化学镀工艺。
67.参考图17a、图17b、图17c和图17d，一旦从n型区域50n去除第一纳米结构52和/或从p型区域50p去除第二纳米结构54，则通过在第二凹部98中沉积一系列层来开始用于形成替换栅极的工艺，该替换栅极包括栅极电介质层110、功函数层106和栅极电极填料112。在实施例中，栅极电介质层110的一系列层可以包括界面层102和电介质层104。功函数层 106的一系列层可以包括一层或多层功函数金属以及沉积在功函数金属之间的任何中间层的堆叠。栅极电极填料112然后可以填充在其余的第二凹部98中。栅极电极可以被认为包括功函数层106和栅极电极填料112。在 n型区域50n中，栅极电介质层110可以共形地形成在衬底50的顶表面和侧壁上、以及第二纳米结构54的顶表面、侧壁和底表面上，并且在p型区域50p中，栅极电介质层110可以共形地形成在衬底50的顶表面和侧壁上、以及第一纳米结构52的顶表面、侧壁和底表面上。栅极电介质层110 还可以被沉积在第一ild 96、cesl 94、第一间隔件81和sti区域68的顶表面上。
68.在一些实施例中，界面层102可以是通过诸如原位蒸汽生成(issg) 之类的工艺而形成的诸如二氧化硅之类的材料，但也可以使用其他工艺。在其他实施例中，界面层102可以包括高k电介质材料，并且在这些实施例中，界面层102可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅、及它们的组合的金属氧化物或硅酸盐，例如，hfo2、 hfsio、hfsion、hftao、hftio、hfzro、lao、zro、ta2o5，其被共形地沉积在第二凹部98中至约和约之间的厚度，但也可以使用任何合适的沉积工艺或厚度。界面层102可以使用任何合适的工艺来沉积，例如，通过分子束沉积(mbd)、ald、pecvd等、或它们的组合。然而，对于界面层102可以采用任何合适的材料、形成工艺、或厚度。
69.参考图18a、图18b、图18c和图18d，一旦形成界面层102，则可以在界面层102之上形成电介质层104。在实施例中，电介质层104的材料是高k材料，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅、及它们的组合的金属氧化物或硅酸盐，例如，hfo2、hfsio、hfsion、hftao、 hftio、hfzro、lao、zro、ta2o5，其在第二凹部98中被共形地沉积在界面层102上至约和约之间的厚度，但也可以使用任何合适的沉积工艺或厚度。界面层102可以使用任何合适的工艺来沉积，例如，通过mbd、ald、pecvd等、或它们的组合。然而，对于电介质层104可以采用任何合适的材料、形成工艺、或厚度。栅极电介质层110的结构在 n型区域50n和p型区域50p中可以相同或不同。
70.参考图19a、图19b、图19c和图19d，功函数层106可以在第二凹部98中被形成在电介质层104之上。功函数层106可以包括任何数量的衬里层和任何数量的功函数调整层。例
如，在一些实施例中，功函数层106 可以包括沉积在栅极电介质层110上的阻挡层。在这样的实施例中，阻挡层可以由金属材料形成，例如，tan、ti、tialn、tac、tacn、tasin、 mn、zr、tin、ru、mo、wn、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、它们的组合等。阻挡层可以使用诸如 mbd、ald、pecvd等、或它们的组合之类的沉积工艺而沉积至约和约之间的厚度，但也可以使用任何合适的沉积工艺或厚度。
71.功函数层106还可以包括功函数调整层，例如，p金属功函数调整层，其可被沉积在阻挡层(如果使用的话)之上以及栅极电介质层110之上。在一些实施例中，p金属功函数调整层的材料可以包括基于钨的金属，例如，钨、氮化钨(wn
x
)、碳氮化钨(wc
x
ny)、氧化钨(wo
x
)、它们的组合等。在另一实施例中，p金属功函数调整层可以是基于钼的金属，例如，钼、氮化钼(mon
x
)、它们的组合等。在又一实施例中，p金属功函数调整层可以是诸如氮化钛(tin)之类的材料。在又一实施例中，p金属功函数调整层可以是诸如金、铂、钯、它们的组合等之类的材料。然而，可以采用任何合适的材料。此外，p金属功函数调整层可以使用诸如mbd、 ald、pecvd等之类的沉积工艺而被沉积至约和约之间的厚度，但也可以使用任何合适的沉积工艺或厚度。
72.功函数层106还可包括例如n金属功函数调整层，其可被沉积在阻挡层(如果使用的话)之上以及栅极电介质层110之上。在一些实施例中，n 金属功函数调整层可以是诸如ti、ag、al、taal、taalc、tialn、tac、 tacn、tasin、mn、zr之类的材料、其他合适的n型功函数材料、或它们的组合。此外，n金属功函数调整层可以使用诸如mbd、ald、pecvd 等之类的沉积工艺而被沉积至约和约之间的厚度，但也可以使用任何合适的沉积工艺或厚度。
73.实施例可以采用多个功函数调整层，包括以任何顺序沉积的如上所述的一个或多个p金属功函数调整层和/或一个或多个n金属功函数调整层。在一些实施例中，功函数层106可以在第二纳米结构54之间合并在一起，如图19a、图19b和图19c所示。在其他实施例中，功函数层106可以保持各自环绕每个第二纳米结构54(如图26a、图26b和图26c所示)，如下所述。
74.在图20a、图20b、图20c和图20d中，粘合层(glue layer)108被沉积在功函数层106之上。可以形成粘合层108以辅助将上面的栅极电极填料112与下面的功函数层106粘附在一起，以及提供成核层以用于形成栅极电极填料112。在实施例中，粘合层108可以是诸如氮化钛之类的材料，或者可以是类似于n金属功函数调整层(如上所述)的材料，并且可以使用诸如mbe、ald或pecvd之类的类似工艺而被形成至约和约之间的厚度，但也可以使用任何合适的沉积工艺或厚度。然而，可以采用任何合适的材料和工艺。
75.图21和图22a、图22b、图22c和图22d示出了用于填充开口(例如，在沉积粘合层108之后的第二凹部98的剩余部分)的化学镀(或电化学镀)浴和化学镀工艺。本文将详细讨论该工艺，其然后被应用于第二凹部98，如关于图23a、图23b、图23c和图23d所示。
76.图21示出了电化学浴140。电化学浴140包括含水镀液138，该含水镀液138包含源材料的金属离子134、以及化学还原剂136，该化学还原剂136充当还原金属离子134的催化
剂。金属的沉积可由以下等式表示：
77.m

r
→
m 氧化物副产物，
78.其中，m

代表将沉积的源金属的金属离子134，并且r为还原剂136(电子源)。添加剂被添加到电化学浴140，电化学浴140包括促进剂132和抑制剂130。促进剂132是小分子，其具有对将填充的开口的底部的更快扩散并促进自下而上沉积。抑制剂130是大分子，其积聚在将填充的开口的侧壁处，这减慢了镀覆沉积速率。
79.图22a至图22d示出了示例镀覆工艺，以使用自下而上填充工艺来填充周围材料150中的开口153。该自下而上填充工艺并非以共形层将材料沉积在暴露表面上，而是以这样的层来沉积材料：这些层在开口或凹部的底部处具有比在开口或凹部的侧壁处厚得多的沉积。对于高纵横比的开口 (即高度比宽度大得多的开口)，自下而上沉积而不是传统的沉积有助于减少或消除在沉积中形成空隙。这种沉积效果可以通过以下方式完成：沉积材料，然后使用含氟蚀刻剂执行回蚀来以比开口底部处的材料更大的速率去除开口顶部处的材料。然而，在下面描述的工艺中，在电化学浴中使用促进剂和抑制剂来实现自下而上沉积，而无需执行回蚀工艺。在图22a 至图22d中，周围材料150可以包括绝缘材料，并且开口153可以内衬有任何数量的衬里层，例如，阻挡层以及粘附层或粘合层，在此示例中，它们被认为是周围材料150的一部分。开口153可以例如对应于第二凹部98 (例如，参见图20a、图20b、图20c和图20d)。
80.在图22a中，开口浸入在电化学浴中，例如，电化学浴140。促进剂 132更容易扩散到开口153的底部，并且抑制剂130更多地积聚在开口153 的侧壁上，但一些促进剂132也可存在于侧壁上。例如，开口153的底部处的促进剂132与抑制剂130之比可以在10:1至100:1之间。开口的侧壁上(在开口153的顶部与开口153的底部之间的中点)的抑制剂130与促进剂132之比可以在10:1至50:1之间。
81.在一些实施例中，镀液138可以采用双(3-磺丙基)二硫化物(sps) 作为促进剂132并且采用聚乙二醇(peg)作为抑制剂130，但也可以使用其他促进剂和抑制剂。在一个示例中，sps的浓度可以在约0.0001重量百分比和约0.001重量百分比之间，并且peg的浓度可以在约0.0001重量百分比和约0.001重量百分比之间。在一些实施例中，促进剂132和抑制剂 130之比可以在10:1和1:10之间，例如，5:1和1:5之间或2:1和1:2之间。该镀覆可以在约10℃至约50℃之间的温度下用镀液来执行。该电化学镀的持续时间可以在约10分钟至约4小时之间。通过使用适当浓度的适当的促进剂132和抑制剂130，促进剂132可以积聚在开口153的底部(参见图 22a至图22c)，而开口135的侧壁由抑制剂130控制。因此，更多的镀覆发生在开口135的底部，而开口135的侧壁上的镀覆被抑制。
82.用于金属填料155的金属可以是导电材料(例如，al、cu、w、ti、 ta、mn、zr、co、ni、它们的组合等)的金属离子(例如，金属离子134) 或金属盐，并且可以与其他材料组合以使得沉积al、cu、alcu、w、ti、 tialn、tac、tacn、tasin、mn、zr、tin、ta、tan、co、ni、它们的组合等。用于与金属反应以产生金属填料155的还原剂136可以包括例如 nh3、h2、sih4等、或它们的组合。
83.在图22b中，金属离子(例如，金属离子134)与还原剂(例如，还原剂136)反应，从而在开口153中形成金属填料155。由于开口153的侧壁上的抑制剂130以及开口153的底部处和开口153的底部与开口153的侧壁接触的拐角中的促进剂132，金属填料155的沉积速率在
开口153的底部处比在开口153的侧壁处更大。在一些实施例中，开口153的底部处的沉积速率可以是在开口153的侧壁处的沉积速率的5至50倍。金属填料 155包括在金属离子或盐与还原剂136反应时形成的金属。金属填料155还可包括下列项中的一些：来自该反应的氧化副产物、未反应的金属离子 134、未反应的还原剂136、促进剂132、和/或抑制剂130，这些可能变成为嵌入并散布在金属沉积物中。氧化副产物可以包括例如金属离子134的金属氧化物、还原剂136的一种或多种元素的氧化、促进剂132的一种或多种元素的氧化、和/或抑制剂130的一种或多种元素的氧化。然而，由于未使用回蚀工艺来形成金属填料155，因此金属填料155可不含氟。
84.在图22c中，金属填料155的沉积以自下而上的方式继续进行，使得开口153的底部比开口153的侧壁被更快地填充。
85.在图22d中，金属填料155的沉积完成，并且在周围材料150的开口中形成了自下而上无空隙的金属填料155。后续工艺可以包括平坦化金属填料155以去除沉积在周围材料150之上的多余材料。
86.图23a、图23b、图23c和图23d示出了在用于填充第二凹部98的剩余部分的化学镀工艺的中间点处形成栅极电极填料112的视图。如图23a、图23b、图23c和图23d所示(特别是图23a)，使用抑制剂和促进剂添加剂，使用如以上关于图21、图22a、图22b、图22c和图22d所述的自上而下化学镀工艺来提供栅极电极填料112。该工艺提供了无接缝的栅极电极填料112。
87.功函数层106的各个层可造成在不导致在功函数层106的不规则形状周围形成空隙或接缝的情况下，难以使用如ald/cvd工艺的其他工艺来填充第二凹部98。此外，在沉积功函数层106之后，图23b中的第二凹部 98的总体高度对宽度的纵横比可以在约5:1至20:1之间，例如，10:1至 20:1之间。高纵横比可能使得难以使用另一工艺(例如，ald/cvd工艺) 来以足够均匀的速率(使得在夹断之前用栅极电极填料112填充第二凹部 98的底部)沉积栅极电极填料112，从而留下空隙。高纵横比将倾向于导致第二凹部98的底部处的沉积速率小于朝向第二凹部98的顶部的沉积速率。然而，使用自下而上的栅极电极填料112有利地提供了在第二凹部98 的底部处大得多的沉积速率，使得可以用栅极电极填料112填充第二凹部 98，而没有空隙或空隙的数量减少。
88.通过使用以上关于图21、图22a、图22b、图22c和图22d所述的化学镀工艺而获得的另一优点包括在形成功函数层106方面具有更大灵活性的能力。由于栅极电极填料112是自下而上形成的，因此第二凹部98在功函数层106周围的剩余部分可能很小，并仍针对栅极电极填料112获得无空隙填充。例如，第二凹部98在功函数层106周围的剩余宽度(围绕第二纳米结构54)可以在约和约之间，这取决于功函层106的设计。由于所用的化学镀工艺能够填充这样的高纵横比的小开口，因此功函数层 106的设计非常灵活地提供功函数调整以实现用于栅极功能的多种阈值电压。
89.图24a、图24b、图24c和图24d示出了在用于填充第二凹部98的剩余部分的化学镀工艺之后形成栅极电极填料112的视图。
90.图25a、图25b、图25c和图25d示出了p型区域50p中的栅极电介质层110、功函数层106、粘合层108和栅极电极填料112的视图。使用与以上关于图17a、图17b、图17c、图17d至图24a、图24b、图24c和图24d所讨论的在n型区域50n中使用的那些工艺类似的工艺，在p型
区域50p中将上述项沉积在第二凹部98中以及第一纳米结构52之上和周围(参见图16a和图16b)。
91.在一些实施例中，n型区域50n和p型区域50p中的栅极电介质层110 的形成可以同时发生，使得每个区域中的栅极电介质层110由相同的材料形成；功函数层106的形成可以同时发生，使得功函数层106由相同的材料形成；粘合层108的形成可以同时发生，使得粘合层108由相同的材料形成；并且栅极电极填料112的形成可以同时发生，使得每个区域中的栅极电极填料112由相同的材料形成。在其他实施例中，每个区域中的栅极电介质层110可以通过不同的工艺来形成，使得栅极电介质层110可以是不同的材料和/或具有不同数量的层；每个区域中的功函数层106可以通过不同的工艺来形成，使得功函数层106可以是不同的材料和/或具有不同数量的层；每个区域中的粘合层108可以通过不同的工艺形成，使得粘合层 108可以是不同的材料和/或具有不同数量的层；和/或每个区域中的栅极电极填料112可以通过不同的工艺形成，使得栅极电极填料112可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。组成功函数层106和栅极电极填料112的层的任何组合在n型区域50n中可以被沉积在相邻的第二纳米结构54之间、以及第二纳米结构54a和衬底50之间，并且在p型区域50p中可以被沉积在相邻的第一纳米结构52之间。
92.图26a、图26b、图26c和图26d示出了n型区域50n中的栅极电介质层110、功函数层106、粘合层108和栅极电极填料112的视图。然而，在图26a、图26b、图26c和图26d所示的实施例中，功函数层106在第二纳米结构54之间(例如，在第二纳米结构54a和第二纳米结构54b之间)未合并。这样，第二凹部98包括位于一个第二纳米结构54以及另一第二纳米结构54的粘合层108之间的小间隙。两个相邻的粘合层108之间的距离d1可以在和约之间。由于栅极电极填料112是使用以上关于图21、图22a、图22b、图22c和图22d描述的化学镀工艺形成的，因此这些相邻的粘合层108之间的间隙可以被填充而未在它们之间产生空隙。例如，由于促进剂132比抑制剂130更小且更致密，因此促进剂132 将比抑制剂130更容易地进入围绕第二纳米结构54的相邻的粘合层108之间的间隙，从而促进栅极电极填料112完全填充间隙。
93.图27a、图27b、图27c和图27d示出了p型区域50p中的栅极电介质层110、功函数层106、粘合层108和栅极电极填料112的视图。然而，在图27a、图27b、图27c和图27d所示的实施例中，功函数层106在第一纳米结构52之间(例如，在第一纳米结构52a和第一纳米结构52b之间)未合并，类似于图26a、图26b、图26c和图26d关于第二纳米结构 54所示。如此，第二凹部98包括位于一个第一纳米结构52以及另一第一纳米结构52的粘合层108之间的小间隙。两个相邻的粘合层108之间的距离d1可以在和约之间。由于栅极电极填料112是使用以上参考图21、图22a、图22b、图22c和图22d描述的化学镀工艺形成的，因此这些相邻的粘合层108之间的间隙可以被填充而未在它们之间产生空隙。例如，由于促进剂132比抑制剂130更小且更致密，因此促进剂132将比抑制剂130更容易地进入围绕第一纳米结构52的相邻的粘合层108之间的间隙，从而促进栅极电极填料112完全填充间隙。
94.图28a和图28b示出了在已沉积栅极电介质层110、功函数层106和栅极电极填料112之后的n型区域50n和p型区域50p(在与图16a和图 16b类似的视图中)。应注意，为简单
起见，在其余的附图中省略了与界面层102、电介质层104、功函数层106和粘合层108有关的细节。相反，栅极电介质层110和栅极电极填料112被示出为代表先前描述的附加层。如图28a和图28b所示，栅极电介质层110、功函数层106和栅极电极填料112的沉积可以过度填充第二凹部98(参见图16a和图16b)。
95.在图29a、图29b和图29c中，在填充第二凹部98之后，可以执行诸如cmp之类的平坦化工艺以去除栅极电极填料112的材料以及栅极电介质层110的多余部分，这些多余部分在第一ild 96的顶表面之上。栅极电极填料112的材料和栅极电介质层110的剩余部分因此形成所得纳米结构fet 的替换栅极结构。栅极电极填料112和栅极电介质层110可以统称为“栅极结构”。
96.栅极结构(包括栅极电介质层110、功函数层106和相应的上覆栅极电极填料112)被凹陷，使得在栅极结构正上方和第一间隔件81的相对部分之间形成凹部。将包括一层或多层电介质材料(例如，氮化硅、氮氧化硅等)的栅极掩模114填充在凹部中，然后进行平坦化工艺以去除在第一 ild 96之上延伸的电介质材料的多余部分。随后形成的栅极接触件(例如，下面参考图32a和图32b讨论的栅极接触件124)穿透栅极掩模114而接触经凹陷的栅极电极填料112的顶表面。
97.如图29a-图29c进一步所示，第二ild 116被沉积在第一ild 96之上以及栅极掩模114之上。在一些实施例中，第二ild 116是通过fcvd形成的可流动膜。在一些实施例中，第二ild 116由诸如psg、bsg、bpsg、 usg等之类的电介质材料形成，并且可以通过诸如cvd、pecvd等之类的任何适当方法来沉积。
98.在图30a-图30c中，第二ild 116、第一ild 96、cesl 94和栅极掩模114被蚀刻以形成第三凹部118，该第三凹部118暴露外延源极/漏极区域92和/或栅极结构的表面。第三凹部118可以通过使用各向异性蚀刻工艺(例如，rie、nbe等)进行蚀刻来形成。在一些实施例中，第三凹部 118可以使用第一蚀刻工艺而被蚀刻穿过第二ild 116和第一ild 96；可以使用第二蚀刻工艺而被蚀刻穿过栅极掩模114；并且然后可以使用第三蚀刻工艺而被蚀刻穿过cesl 94。可以在第二ild 116之上形成掩模(例如，光致抗蚀剂)并对其图案化，以从第一蚀刻工艺和第二蚀刻工艺掩蔽第二ild 116的一些部分。在一些实施例中，蚀刻工艺可以过度蚀刻，因此第三凹部118延伸到外延源极/漏极区域92和/或栅极结构中，并且第三凹部118的底部可以齐平于(例如，处于同一水平，或具有与衬底的同一距离)或低于(例如，更靠近衬底)外延源极/漏极区域92和/或栅极结构。尽管图30b将第三凹部118示为在同一截面中暴露外延源极/漏极区域92 和栅极结构，但在各种实施例中，外延源极/漏极区域92和栅极结构可以在不同的截面中被暴露，从而降低使随后形成的接触件短路的风险。在形成第三凹部118之后，在外延源极/漏极区域92之上形成硅化物区域120。在一些实施例中，硅化物区域120通过以下方式形成：首先在外延源极/漏极区域92的暴露部分之上沉积能够与下面的外延源极/漏极区域92的半导体材料(例如，硅、硅锗、锗)进行反应以形成硅化物区域或锗化物区域的金属(未示出)，例如，镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属、或它们的合金，然后执行热退火工艺以形成硅化物区域120。然后，例如通过蚀刻工艺来去除所沉积的金属的未反应部分。尽管硅化物区域120被称为硅化物区域，但硅化物区域120也可以是锗化物区域、或硅锗化物区域(例如，包括硅化物和锗化物的区域)。在实施例中，硅化物区域120包括tisi，并且具有约2nm至约10nm之间的范围内的厚度。
99.接下来，在图31a-图31c中，在第三凹部118中形成接触件122和 124(也可称为接触插塞)。接触件122和124可以各自包括一个或多个层，例如，阻挡层、扩散层和填充材料。例如，在一些实施例中，接触件122 和124各自包括阻挡层和导电材料，并且电耦合到下面的导电特征(例如，所示实施例中的栅极结构中的栅极电极填料112和/或硅化物区域120)。栅极接触件124电耦合到栅极电极填料112并且可以被称为栅极接触件，并且接触件122电耦合到硅化物区域120并且可以被称为源极/漏极接触件。接触件122/124的阻挡层可以包括钛、氮化钛、钽、氮化钽等。接触件 122/124的导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如cmp之类的平坦化工艺以从第二ild 116的表面去除多余的材料。
100.图32a-图32c示出了根据一些替代实施例的器件的截面图。图32a示出了图1所示的参考截面a-a’。图32b示出了图1所示的参考截面b-b’。图32c示出了图1所示的参考截面c-c’。在图32a-图32c中，相同的附图标记表示通过与图31a-图31c的结构相同的工艺形成的相同的元件。然而，在图32a-图32c中，n型区域50n和p型区域50p中的沟道区域包括相同的材料。例如，包括硅的第二纳米结构54为p型区域50p中的p型纳米结构fet以及n型区域50n中的n型纳米结构fet提供沟道区域。例如，图32a-图32c的结构可以通过以下方式形成：同时从p型区域50p和 n型区域50n两者去除第一纳米结构52；在p型区域50p中的第二纳米结构54周围沉积栅极电介质层110和栅极电极112p(例如，适合于p型 nsfet的功函数层106和栅极电极填料112)；以及在n型区域50n中的第二纳米结构54周围沉积栅极电介质层110和栅极电极112n(例如，适合于n型nsfet的功函数层106和栅极电极填料112)。在这样的实施例中，与p型区域50p相比，n型区域50n中的外延源极/漏极区域92的材料可以是不同的，如上所述。
101.图33以及图34a-图34e示出了根据一些实施例的用于finfet器件的栅极替换工艺的各种视图。图33以三维视图示出了根据一些实施例的 finfet的示例。finfet包括在衬底250(例如，半导体衬底)上的鳍252。隔离区域256设置在衬底250中，并且鳍252从相邻的隔离区域256之间突出并突出高于相邻的隔离区域256。尽管隔离区域256被描述/示出为与衬底250分隔开，但如本文所使用的，术语“衬底”可以用于指代仅半导体衬底、或包括隔离区域的半导体衬底。此外，尽管鳍252被示为与衬底 250成单一连续材料，但鳍252和/或衬底250可以包括单一材料或多种材料。在此上下文中，鳍252指代在相邻的隔离区域256之间延伸的部分。
102.栅极电介质层292沿着鳍252的侧壁并且在鳍252的顶表面之上，并且栅极电极294在栅极电介质层292之上。源极/漏极区域282被设置在鳍 252关于栅极电介质层292和栅极电极294的相反侧上。截面g-g沿着鳍 252的纵轴，并且在例如finfet的源极/漏极区域282之间的电流流动的方向上。
103.图34a至图34e示出了用于finfet器件的栅极替换工艺。图34a至图34e中的视图是通过图33的g-g截面获取的。这些视图可应用于与上述n型区域50n相似的n型区域、或与上述p型区域50p相似的p型区域。可以通过采用例如如上所述的各种掩模而在两个区域中同时地、或通过不同的工艺来进行栅极替换。
104.在图34a中，在(一个或多个)蚀刻步骤中去除虚设栅极，从而在栅极密封间隔件280和栅极间隔件286之间形成凹部290。在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反
应气体选择性地蚀刻虚设栅极，而很少蚀刻或不蚀刻周围的第一ild(未示出)或栅极间隔件 286。每个凹部290暴露和/或上覆于相应的鳍252的沟道区域258。每个沟道区域258被设置在外延源极/漏极区域282的相邻对之间。在去除期间，虚设电介质层在虚设栅极被蚀刻时可以用作蚀刻停止层。然后在去除虚设栅极之后，可以可选地去除虚设电介质层。
105.接下来，形成栅极电介质层292、以及栅极电极294的各个层294a和 294b(参见图34d)以用于替换栅极。栅极电介质层292包括沉积在凹部 290中的一个或多个层，例如，在鳍252的顶表面和侧壁上以及在栅极密封间隔件280/栅极间隔件286的侧壁上。栅极电介质层292还可以被形成在围绕栅极间隔件286的第一ild的顶表面上。在一些实施例中，栅极电介质层292包括一个或多个电介质层，例如，一层或多层氧化硅、氮化硅、金属氧化物、金属硅酸盐等。例如，在一些实施例中，栅极电介质层292 包括通过热氧化或化学氧化而形成的氧化硅的界面层，以及上覆的高k电介质材料，例如，铪、铝、锆、镧、锰、钡、钛、铅及它们的组合的金属氧化物或硅酸盐。栅极电介质层292可以包括k值大于约7.0的电介质层。栅极电介质层292的形成方法可以包括分子束沉积(mbd)、ald、 pecvd等。在其中虚设栅极电介质的一些部分保留在凹部290中的实施例中，栅极电介质层292包括虚设栅极电介质的材料(例如，sio2)。
106.栅极电极294的衬里层294a和功函数调整层294b被分别沉积在栅极电介质层292之上，并且与填充材料294c一起填充凹部290的剩余部分。栅极电极294可以包括含金属材料，例如，氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、它们的组合、或它们的多层。例如，栅极电极 294可以包括任何数量的衬里层294a、任何数量的功函数调整层294b、以及填充材料294c，如图34d所示。
107.在沉积衬里层294a和功函数调整层294b之后，使用例如以上关于图 21、图22a、图22b、图22c和图22d所述的材料和工艺，使用化学镀工艺(即电化学镀工艺)来形成填充材料294c。在图34a中，凹部290被浸入镀液中，其中促进剂132和抑制剂130以一种方式分散，该方式使得凹部290的底部处的促进剂132的浓度大于凹部290的侧壁上的浓度。以同样的方式，抑制剂130以一种方式分散，该方式使得凹部290的侧壁上的抑制剂130的浓度大于凹部290的底部处的浓度。
108.在图34b中，填充材料294c开始填充凹部290。由于促进剂132的浓度在凹部290的底部处较大，因此填充材料294c以一种方式沉积，该方式使得凹部290的底部比凹部290的侧壁更快填充有填充材料294c，从而可以形成无缝且无空隙的填料。
109.在图34c中，电化学镀工艺继续以自下而上的方式填充凹部290。在图34d中，电化学电镀工艺继续填充凹部290，直到填充材料294c过度填充凹部290为止。
110.在图34d中，在填充凹部290之后，可以执行诸如cmp之类的平坦化工艺以去除栅极电极294的材料和栅极电介质层292的多余部分，这些多余部分在围绕栅极间隔件286的ild的顶表面之上。栅极电极294的材料和栅极电介质层292的剩余部分因此形成所得finfet的替换栅极。栅极电极294和栅极电介质层292可以被统称为“栅极堆叠”。栅极和栅极堆叠可以沿着鳍252的沟道区域258的侧壁延伸。
111.实施例有利地将栅极替换工艺用于纳米结构fet或finfet，其利用化学镀技术来实现自下而上的填充。使用化学镀技术能够填充替换栅极，同时减少纳米结构fet的栅极电极的填料中的空隙并消除其中的接缝。可以将促进剂和抑制剂添加到镀液中，以抑制栅极
电极材料的侧壁沉积，同时促进栅极电极材料的底部沉积，从而能够在小开口中以及形成纳米结构 fet的沟道的纳米结构周围沉积电极材料。
112.一个实施例是一种方法，包括蚀刻晶体管的虚设栅极以去除虚设栅极并形成第一开口。该方法还包括进行蚀刻以去除第一纳米结构并使第一开口延伸，从而暴露晶体管的第二纳米结构。该方法还包括在第一开口中沉积第一电介质层，该第一电介质层围绕第二纳米结构。该方法还包括在第一开口中沉积第一功函数层，该第一功函数层围绕第二纳米结构和第一电介质层。该方法还包括在第一开口中沉积粘合层，该粘合层围绕第二纳米结构。该方法还包括将第一开口浸入电化学镀液中以将金属镀覆到第一开口中，该金属填充第一开口。在一个实施例中，电化学镀液包括金属离子或金属盐、还原剂、抑制剂和促进剂。在一个实施例中，在镀覆该金属期间，促进剂在第一开口的底部比在第一开口的侧壁更密集地分布，并且在镀覆该金属期间，抑制剂在第一开口的侧壁比在第一开口的底部更密集地分布。在一个实施例中，该方法可包括：将金属、粘合层、第一功函数金属和第一电介质层平坦化，以使金属、粘合层、第一功函数金属和第一电介质层的上表面彼此齐平。在一个实施例中，该方法可包括：在将第一电介质层沉积在第一开口中之前，在第一开口中沉积界面层，该界面层围绕第二纳米结构。在一个实施例中，镀覆该金属包括：使用自下而上的工艺来沉积该金属。在一个实施例中，镀覆该金属包括：填充垂直地介于所述第二纳米结构之间的空间。在一个实施例中，围绕第二纳米结构中的第一个第二纳米结构的第一功函数层与围绕第二纳米结构中的第二个第二纳米结构的第一功函数层合并。
113.另一实施例是一种方法，包括在位于栅极的任一侧的鳍凹部中生长外延源极/漏极区域。该方法还包括执行替换栅极工艺，该替换栅极工艺包括去除栅极的两个栅极间隔件之间的虚设栅极结构，以在两个栅极间隔件之间形成开口。该方法还包括在开口中沉积第一栅极电介质层，该第一栅极电介质层覆盖栅极的沟道区域。该方法还包括在开口中沉积功函数层，该功函数层覆盖第一栅极电介质层。该方法还包括通过化学镀工艺在开口中镀覆导电填料，该化学镀工艺在开口的底部处镀覆导电填料的镀覆速率是开口的侧壁处的镀覆速率的10至25倍。在一个实施例中，镀覆可包括将开口浸入镀液，该镀液包括金属离子和还原剂。在一个实施例中，镀液可包括促进剂和抑制剂，在开口的底部处，促进剂与抑制剂之比在10:1至 100:1之间。在一个实施例中，镀液中的促进剂与抑制剂的总重量比为1:5 至5:1。在一个实施例中，该方法可包括平坦化栅极以使第一栅极电介质层、功函数层和导电填料的上表面彼此齐平。在一个实施例中，功函数层填充沟道区域的两个纳米结构之间的空间。
114.另一实施例是一种方法，包括形成第一纳米结构场效应晶体管(nano
‑ꢀ
fet)栅极结构，该形成包括：形成多个纳米结构沟道区域，沉积围绕该多个纳米结构沟道区域的栅极电介质层，沉积围绕该栅极电介质层的栅极功函数层，以及沉积围绕栅极功函数层、栅极的栅极填料，沉积该栅极填料包括：在与栅极填料相对应的开口中提供镀液，在镀液中提供促进剂和抑制剂，并且从镀液还原金属以将该金属沉积在开口的底部。该方法还包括形成设置在第一nano-fet栅极结构的任一侧上的第一外延源极/漏极区域和第二外延源极/漏极区域，其中该多个纳米结构沟道区域从第一源极/ 漏极区域延伸到第二源极/漏极区域。在一个实施例中，栅极填料包括抑制剂的氧化或促进剂的氧化，并且栅极填料不含氟。在一个实施例中，栅极填料包括金属的氧化物或还原剂的副产物。在一个实施例中，金属包括钨、
钴或镍。在一个实施例中，在穿过第一外延源极/漏极区域和第二外延源极 /漏极区域的截面中，栅极填料的高度与宽度之比在10:1与20:1之间。在一个实施例中，栅极功函数层包括p金属功函数调整层。
115.以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
116.示例
117.示例1.一种用于形成半导体器件的方法，包括：蚀刻晶体管的虚设栅极以去除所述虚设栅极并形成第一开口；进行蚀刻以去除第一纳米结构并使所述第一开口延伸，从而暴露所述晶体管的第二纳米结构；在所述第一开口中沉积第一电介质层，所述第一电介质层围绕所述第二纳米结构；在所述第一开口中沉积第一功函数层，所述第一功函数层围绕所述第二纳米结构和所述第一电介质层；在所述第一开口中沉积粘合层，所述粘合层围绕所述第二纳米结构；以及将所述第一开口浸入电化学镀液中以将金属镀覆到所述第一开口中，所述金属填充所述第一开口。
118.示例2.根据示例1所述的方法，其中，所述电化学镀液包括金属离子或金属盐、还原剂、抑制剂和促进剂。
119.示例3.根据示例2所述的方法，其中，在镀覆所述金属期间，所述促进剂在所述第一开口的底部比在所述第一开口的侧壁更密集地分布，并且其中，在镀覆所述金属期间，所述抑制剂在所述第一开口的侧壁比在所述第一开口的底部更密集地分布。
120.示例4.根据示例1所述的方法，还包括：将所述金属、所述粘合层、所述第一功函数金属和所述第一电介质层平坦化，以使所述金属、所述粘合层、所述第一功函数金属和所述第一电介质层的上表面彼此齐平。
121.示例5.根据示例1所述的方法，还包括：在将所述第一电介质层沉积在所述第一开口中之前，在所述第一开口中沉积界面层，所述界面层围绕所述第二纳米结构。
122.示例6.根据示例1所述的方法，其中，镀覆所述金属包括：使用自下而上的工艺来沉积所述金属。
123.示例7.根据示例1所述的方法，其中，镀覆所述金属包括：填充垂直地介于所述第二纳米结构之间的空间。
124.示例8.根据示例1所述的方法，其中，围绕所述第二纳米结构中的第一个第二纳米结构的第一功函数层与围绕所述第二纳米结构中的第二个第二纳米结构的第一功函数层合并。
125.示例9.一种用于形成半导体器件的方法，包括：在位于栅极的任一侧的鳍凹部中生长外延源极/漏极区域；执行替换栅极工艺，所述替换栅极工艺包括：去除所述栅极的两个栅极间隔件之间的虚设栅极结构，以在所述两个栅极间隔件之间形成开口；在所述开口中沉积第一栅极电介质层，所述第一栅极电介质层覆盖所述栅极的沟道区域；在所述开口中沉积功函数层，所述功函数层覆盖所述第一栅极电介质层；以及通过化学镀工艺在所述开口中镀覆导电填料，所述化学镀工艺在所述开口的底部处镀覆所述导电填料的镀覆速率
是在所述开口的侧壁处的镀覆速率的10至25倍。
126.示例10.根据示例9所述的方法，其中，所述镀覆包括：将所述开口浸入镀液，所述镀液包括金属离子和还原剂。
127.示例11.根据示例10所述的方法，其中，所述镀液还包括促进剂和抑制剂，在所述开口的底部处，促进剂与抑制剂之比在10:1至100:1之间。
128.示例12.根据示例11所述的方法，其中，所述镀液中的促进剂与抑制剂的总重量比为1:5至5:1。
129.示例13.根据示例9所述的方法，还包括：平坦化所述栅极以使所述第一栅极电介质层、所述功函数层和所述导电填料的上表面彼此齐平。
130.示例14.根据示例9所述的方法，其中，所述功函数层填充所述沟道区域的两个纳米结构之间的空间。
131.示例15.一种用于形成半导体器件的方法，包括：形成第一纳米结构场效应晶体管栅极结构，所述形成包括：形成多个纳米结构沟道区域，围绕所述多个纳米结构沟道区域沉积栅极电介质层，围绕所述栅极电介质层沉积栅极功函数层，以及围绕所述栅极功函数层、所述栅极沉积栅极填料，沉积所述栅极填料包括：在与所述栅极填料相对应的开口中提供镀液，在所述镀液中提供促进剂和抑制剂，并且从所述镀液还原金属以将所述金属沉积在所述开口的底部；以及形成设置在所述第一纳米结构场效应晶体管栅极结构的任一侧上的第一外延源极/漏极区域和第二外延源极/漏极区域，其中，所述多个纳米结构沟道区域从所述第一源极/漏极区域延伸到所述第二源极/漏极区域。
132.示例16.根据示例15所述的方法，其中，所述栅极填料包括所述抑制剂的氧化或所述促进剂的氧化，并且其中，所述栅极填料不含氟。
133.示例17.根据示例15所述的方法，其中，所述栅极填料包括所述金属的氧化物或还原剂的副产物。
134.示例18.根据示例15所述的方法，其中，所述金属包括钨、钴或镍。
135.示例19.根据示例15所述的方法，其中，在穿过所述第一外延源极/漏极区域和所述第二外延源极/漏极区域的截面中，所述栅极填料的高度与宽度之比在10:1与20:1之间。
136.示例20.根据示例15所述的方法，其中，所述栅极功函数层包括p金属功函数调整层。