存储器系统、存储器控制器以及操作存储器系统的方法与流程

存储器系统、存储器控制器以及操作存储器系统的方法
1.相关申请的交叉引用
2.本专利文件要求于2020年7月6日提交的、申请号为10-2020-0082517的韩国专利申请的优先权和权益，该韩国专利申请通过引用整体并入本文。
技术领域
3.所公开技术的实施例涉及一种存储器系统、存储器控制器以及操作存储器系统的方法。


背景技术：

4.存储器系统包括数据存储装置，该数据存储装置基于来自诸如计算机、服务器、智能电话、平板pc或其它电子装置的主机的请求来存储数据。存储器系统的示例涵盖从传统的基于磁盘的硬盘驱动器(hdd)到基于半导体的数据存储装置，诸如固态驱动器(ssd)、通用闪存装置(ufs)或嵌入式mmc(emmc)装置。
5.存储器系统可以进一步包括用于控制存储器装置的存储器控制器。存储器控制器可以从主机接收命令，并且可以基于所接收的命令运行命令或控制对存储器系统中的存储器装置的读取/写入/擦除操作。存储器控制器可以用于运行固件操作，该固件操作用于执行用于控制这种操作的逻辑运算。
6.存储器系统存储与从主机接收的逻辑地址和该逻辑地址所映射到的存储器装置的实际物理地址之间的映射信息的变化相关联的信息。这种信息可以在读取、写入或消除数据的进程中通过日志信息生成，以在存储器系统突然断电(spo)的情况下保护这种映射信息。当所存储的日志信息的量增加并达到预定阈值水平时，存储器系统可以将所存储的日志信息写入存储器装置以反映存储器装置中的映射信息的变化，并且在将日志信息写入存储器装置的同时，主机所请求的写入操作被挂起。因此，对存储器装置进行日志信息的频繁写入操作可能导致系统性能的下降。


技术实现要素：

7.本专利文件中公开的技术可以在所公开技术的各个实施例中实施，以提供一种能够降低将日志信息写入存储器装置的频率的存储器系统、存储器控制器以及操作存储器系统的方法。
8.进一步地，所公开技术的实施例可以提供一种能够提高主机所请求的写入操作的性能的存储器系统、存储器控制器以及操作存储器系统的方法。
9.在所公开技术的一方面，可以提供一种存储器系统，包括：存储器装置，包括用于存储数据的存储器单元，并且可操作以对一个或多个存储器单元执行操作，该操作包括用于读取一个或多个存储器单元中存储的数据的读取操作、用于将新数据写入一个或多个存储器单元中的编程操作或用于删除一个或多个存储器单元中所存储数据的擦除操作；以及存储器控制器，与存储器装置通信并被配置为控制存储器装置执行操作。
10.存储器控制器可以通过向待写入的每个数据分配区中最近写入的地址之后的地址，控制存储器装置将数据存储到存储器装置中的存储块的区中，其中存储块的区拆分自存储器装置中的命名空间。
11.存储器控制器可以将日志信息存储在日志高速缓存中，该日志信息包括逻辑地址与一个或多个区中的一个的物理地址之间的映射信息。
12.当一个或多个区之中的目标区的映射信息被更新时，存储器控制器可以在日志高速缓存中搜索与目标为写入数据的目标区相对应的日志信息。
13.存储器控制器可以用包括更新后的映射信息的日志信息来替换与目标区相对应的日志信息。
14.与目标区相对应的日志信息可以包括指示用于将数据写入目标区的地址的写入指针。
15.存储器控制器可以以写入指针的值增加的顺序(sequence)来更新写入指针。
16.当在日志高速缓存中搜索与目标区相对应的日志信息时，存储器控制器可以以数据存储事件的时间倒序搜索高速缓存在日志高速缓存中的一条或多条日志信息。
17.当待另外存储在日志高速缓存中的信息的条数小于或等于第一阈值时，存储器控制器可以从日志高速缓存中逐出高速缓存在日志高速缓存中的所有日志信息条。
18.存储器控制器可以将从日志高速缓存中逐出的所有日志信息条迁移到日志缓冲器，并且当待另外存储在日志缓冲器中的日志信息的条数小于或等于第二阈值时，将日志缓冲器中存储的所有日志信息条写入存储器装置。
19.日志高速缓存的大小可以与一个或多个区之中可用于写入数据的开放区的数量的最大值成比例。
20.根据所公开技术的另一方面，可以提供一种存储器控制器，该存储器控制器包括与存储器装置通信的存储器接口，以及通过存储器接口与存储器装置通信的处理器。
21.处理器可以通过向待写入的每个数据分配区中最近写入的地址之后的地址，控制存储器装置将数据存储到存储器装置中的存储块的区中，其中存储块的区拆分自存储器装置中的命名空间。
22.处理器可以将日志信息存储在日志高速缓存中，该日志信息包括逻辑地址与一个或多个区中的一个的物理地址之间的映射信息。
23.当一个或多个区之中的目标区的映射信息被更新时，处理器可以在日志高速缓存中搜索与目标为写入数据的目标区相对应的日志信息。
24.处理器可以用包括更新后的映射信息的日志信息来替换与目标区相对应的日志信息。
25.与目标区相对应的日志信息可以包括指示用于将数据写入目标区的地址的写入指针。
26.处理器可以以写入指针的值增加的顺序来更新写入指针。
27.当搜索与目标区相对应的日志信息时，处理器可以以时间倒序搜索高速缓存在日志高速缓存中的一条或多条日志信息。
28.当可以另外存储在日志高速缓存中的日志信息的条数小于或等于第一阈值时，处理器可以从日志高速缓存中逐出高速缓存在日志高速缓存中的所有日志信息条。
29.处理器可以将从日志高速缓存中逐出的所有日志信息条迁移到日志缓冲器，并且当待另外存储在日志缓冲器中的日志信息的条数小于或等于第二阈值时，将日志缓冲器中存储的所有日志信息条写入存储器装置。
30.日志高速缓存的大小可以与一个或多个区之中可用于写入数据的开放区的数量的最大值成比例。
31.根据所公开技术的另一方面，可以提供一种操作包括存储器装置的存储器系统的方法。
32.该方法可以包括：通过向待写入的每个数据分配区中最近写入的地址之后的地址，控制存储器装置将数据存储到存储器装置中的存储块的区中，其中存储块的区拆分自存储器装置中的命名空间。
33.该方法可以包括：将日志信息存储在日志高速缓存中，该日志信息包括逻辑地址与一个或多个区中的一个的物理地址之间的映射信息。
34.该方法可以包括：当一个或多个区之中的目标区的映射信息被更新时，在日志高速缓存中搜索与目标为写入数据的目标区相对应的日志信息。搜索与目标区相对应的日志信息可以包括：以数据存储事件的时间倒序搜索高速缓存在日志高速缓存中的一条或多条日志信息。
35.该方法可以包括：用包括更新后的映射信息的日志信息来替换与目标区相对应的日志信息。
36.与目标区相对应的日志信息可以包括指示用于将数据写入目标区的地址的写入指针。可以以写入指针的值增加的顺序来更新写入指针。
37.该方法可以进一步包括：当待另外存储在日志高速缓存中的信息的条数小于或等于第一阈值时，从日志高速缓存中逐出高速缓存在日志高速缓存中的所有日志信息条。
38.该方法可以进一步包括：将从日志高速缓存中逐出的所有日志信息条迁移到日志缓冲器，并且当待另外存储在日志缓冲器中的日志信息的条数小于或等于第二阈值时，将日志缓冲器中存储的所有日志信息条写入存储器装置。
39.日志高速缓存的大小可以与一个或多个区之中可用于写入数据的开放区的数量的最大值成比例。
40.基于所公开技术的实施例，可以降低将日志信息写入存储器装置的频率。
41.进一步地，基于所公开技术的实施例，可以提高主机所请求的写入操作的性能。
附图说明
42.图1是示出基于所公开技术的实施例的存储器系统的配置的示意图。
43.图2是示意性地示出基于所公开技术的实施例的存储器装置的框图。
44.图3是示出基于所公开技术的实施例的存储器装置的字线和位线的结构的示图。
45.图4是示意性地示出基于所公开技术的一些实施例的存储器系统的示图。
46.图5是示出基于所公开技术的一些实施例的存储器系统在日志高速缓存中搜索日志信息的操作的示图。
47.图6是示出基于所公开技术的一些实施例的存储器系统用日志高速缓存中的新日志信息替换现有日志信息的操作的示图。
48.图7是示出基于所公开技术的一些实施例的日志信息的示例的示图。
49.图8是示出基于所公开技术的实施例的存储器系统更新写入指针的操作的示图。
50.图9是示出基于所公开技术的一些实施例的存储器系统在日志高速缓存中搜索日志信息的次序的示例的示图。
51.图10是示出基于所公开技术的一些实施例的存储器系统逐出高速缓存在日志高速缓存中的所有日志信息的操作的示图。
52.图11是示出根据所公开技术的一些实施例的存储器系统将从日志高速缓存中逐出的日志信息存储在日志缓冲器中的操作的示图。
53.图12是示出基于所公开技术的一些实施例的存储器系统将日志缓冲器中存储的日志信息写入存储器装置的操作的示图。
54.图13是示出基于所公开技术的一些实施例的开放区的数量的最大值与日志高速缓存的大小之间的关系的示图。
55.图14是示出基于所公开技术的一些实施例的操作存储器系统的方法的流程图。
56.图15是示出基于所公开技术的一些实施例的计算系统的配置的示图。
具体实施方式
57.在下文中，将参照附图详细描述所公开技术的实施例。
58.图1是示出基于所公开技术的实施例的存储器系统100的示意性配置的示图。
59.在一些实施方案中，存储器系统100可以包括被配置为存储数据的存储器装置110以及被配置为控制存储器装置110的存储器控制器120。
60.存储器装置110可以包括多个存储块，每个存储块包括存储数据的多个存储器单元。存储器装置110可以被配置为响应于从存储器控制器120接收的控制信号而操作。存储器装置110的操作可以包括，例如读取操作、编程操作(也被称为“写入操作”)、擦除操作等。
61.存储器装置110中的存储器单元用于存储数据，并且可以布置在存储器单元阵列中。存储器单元阵列可以被划分为存储器单元的存储块，并且每个块包括存储器单元的不同页面。在nand闪速存储器装置的典型实施方案中，存储器单元的页面是可以被编程或写入的最小存储单位，并且存储器单元中存储的数据可以以块级(block level)进行擦除。
62.在一些实施方案中，存储器装置110可以被实施为诸如以下的各种类型：双倍数据速率同步动态随机存取存储器(ddr sdram)、低功率双倍数据速率第四代(lpddr4)sdram、图形双倍数据速率(gddr)sdram、低功率ddr(lpddr)、rambus动态随机存取存储器(rdram)、nand闪速存储器、垂直nand闪速存储器、nor闪速存储器、电阻式随机存取存储器(rram)、相变随机存取存储器(pram)、磁阻随机存取存储器(mram)、铁电随机存取存储器(fram)或自旋转移扭矩随机存取存储器(stt-ram)。
63.存储器装置110可以以三维阵列结构来实施。所公开技术的一些实施例可应用于具有电荷存储层的任何类型的闪速存储器装置。在实施方案中，电荷存储层可以由导电材料形成，并且这种电荷存储层可以被称为浮栅。在另一实施方案中，电荷存储层可以由绝缘材料形成，并且这种闪速存储器装置可以被称为电荷撷取闪存(ctf)。
64.存储器装置110可以被配置为从存储器控制器120接收命令和地址，以访问存储器单元阵列的使用该地址选择的区域。即，存储器装置110可以对存储器装置的存储器区域执
行与所接收的命令相对应的操作，该存储器区域具有与所接收的来自存储器控制器120的地址相对应的物理地址。
65.在一些实施方案中，存储器装置110可以执行编程操作、读取操作、擦除操作等。在编程操作期间，存储器装置110可以将数据写入由地址选择的区域中。在读取操作期间，存储器装置110可以从由地址选择的存储器区域读取数据。在擦除操作期间，存储器装置110可以擦除由地址选择的存储器区域中存储的数据。
66.存储器控制器120可以控制对存储器装置110执行的写入操作(编程操作)、读取操作、擦除操作和后台操作。例如，后台操作可以包括诸如以下的被实施为优化存储器装置110的整体性能的操作：垃圾收集(gc)操作、损耗均衡(wl)操作和坏块管理(bbm)操作。
67.存储器控制器120可以在主机的请求下控制存储器装置110的操作。可选地，当存储器控制器120执行存储器装置的这种后台操作时，即使在没有来自主机的请求的情况下，存储器控制器120也可以控制存储器装置110的操作。
68.存储器控制器120和主机可以是单独的装置。在一些实施方案中，存储器控制器120和主机可以被集成并被实施为单个装置。在下文的描述中，作为示例，存储器控制器120和主机将被作为单独的装置进行讨论。
69.参照图1，存储器控制器120可以包括存储器接口122、控制电路123和主机接口121。
70.主机接口121可以被配置为提供用于与主机通信的接口。
71.当从主机host接收命令时，控制电路123可以通过主机接口121接收命令，并且可以执行处理所接收的命令的操作。
72.存储器接口122可以直接或间接地连接到存储器装置110以提供用于与存储器装置110通信的接口。即，存储器接口122可以被配置为向存储器装置110和存储器控制器120提供接口，以使存储器控制器120基于来自控制电路123的控制信号和指令对存储器装置110执行存储器操作。
73.控制电路123可以被配置为通过存储器控制器120来控制存储器装置110的操作。例如，控制电路123可以包括处理器124和工作存储器125。控制电路123可以进一步包括错误检测/校正电路(ecc电路)126等。
74.处理器124可以控制存储器控制器120的全部操作。处理器124可以执行逻辑运算。处理器124可以通过主机接口121与主机host通信。处理器124可以通过存储器接口122与存储器装置110通信。
75.处理器124可以用于执行与闪存转换层(ftl)相关联的操作，以有效地管理对存储器系统100的存储器操作。处理器124可以通过ftl将由主机提供的逻辑块地址(lba)转换为物理块地址(pba)。ftl可以接收lba，并且通过使用映射表将lba转换为pba。
76.基于映射单位，ftl可以采用各种地址映射方法。典型的地址映射方法可以包括页面映射方法、块映射方法和混合映射方法。
77.处理器124可以被配置为对从主机接收的数据进行随机化，以将经随机化的数据写入存储器单元阵列。例如，处理器124可以通过使用随机化种子来对从主机接收的数据进行随机化。经随机化的数据被提供到存储器装置110并被写入存储器单元阵列。
78.处理器124可以被配置为在读取操作期间对从存储器装置110接收的数据进行去
随机化。例如，处理器124可以通过使用去随机化种子来对从存储器装置110接收的数据进行去随机化。经去随机化的数据可以被输出到主机host。
79.处理器124可以运行固件(fw)以控制存储器控制器120的操作。换句话说，处理器124可以控制存储器控制器120的全部操作，并且为了执行逻辑运算，可以在启动期间运行(驱动)被加载到工作存储器125中的固件。
80.固件是指存储在某个非易失性存储器上的程序或软件，并且在存储器系统100内部运行。
81.在一些实施方案中，固件可以包括各种功能层。例如，固件可以包括以下中的至少一个：闪存转换层(ftl)，被配置为将主机host请求中的逻辑地址转换为存储器装置110的物理地址；主机接口层(hil)，被配置为解释主机host向诸如存储器系统100的数据存储装置发出的命令，并且将该命令传递到ftl；以及闪存接口层(fil)，被配置为将由ftl发出的命令传递到存储器装置110。
82.例如，固件可以被存储在存储器装置110中，然后被加载到工作存储器125中。
83.工作存储器125可以存储操作存储器控制器120所必需的固件、程序代码、命令或多条数据。工作存储器125可以包括，例如静态ram(sram)、动态ram(dram)和同步ram(sdram)之中的至少一种作为易失性存储器。
84.错误检测/校正电路126可以被配置为通过使用错误检测和校正码来对数据中的一个或多个错误位进行检测和校正。在一些实施方案中，经受错误检测和校正的数据可以包括工作存储器125中存储的数据以及从存储器装置110检索的数据。
85.错误检测/校正电路126可以被实施为通过使用错误校正码来对数据进行解码。错误检测/校正电路126可以通过使用各种解码方案来实施。例如，可以使用执行非系统代码解码的解码器或执行系统代码解码的解码器。
86.在一些实施方案中，错误检测/校正电路126可以基于扇区来检测一个或多个错误位。即，每条读取数据可以包括多个扇区。在本专利文件中，扇区可以指小于闪速存储器的读取单位(即，页面)的数据单位。构成每条读取数据的扇区可以基于地址进行映射。
87.在一些实施方案中，错误检测/校正电路126可以逐个扇区地计算误码率(ber)，并且确定数据中的错误位的数量是否在错误校正能力之内。例如，如果ber高于参考值，则错误检测/校正电路126可以确定相应扇区中的错误位是不可校正的，并且将相应扇区标记为“失败”。如果ber小于或等于参考值，则错误检测/校正电路126可以确定相应的扇区是可校正的，或者可以将相应的扇区标记为“通过”。
88.错误检测/校正电路126可以对所有的读取数据依次地执行错误检测和校正操作。当读取数据中包括的扇区是可校正的时，错误检测/校正电路126可以前进到下一个扇区，以检查对下一个扇区是否需要错误校正操作。在以这种方式完成对所有读取数据的错误检测和校正操作之后，错误检测/校正电路126可以获取关于读取数据中的哪个扇区被认为不可校正的信息。错误检测/校正电路126可以将这种信息(例如，不可校正位的地址)提供到处理器124。
89.存储器系统100还可以包括总线127，以在存储器控制器120的组成元件121、122、124、125和126(即，主机接口121、存储器接口122、处理器124、工作存储器125和错误检测/校正电路126)之间提供通道。总线127可以包括，例如用于传递各种类型的控制信号和命令
的控制总线以及用于传递各种类型的数据的数据总线。
90.作为示例，图1示出存储器控制器120的上述组成元件121、122、124、125和126。注意的是，可以省略附图所示的那些元件中的一些，或者可以将存储器控制器120的上述组成元件121、122、124、125和126中的一些集成到单个元件中。另外，在一些实施方案中，可以对存储器控制器120的上述组成元件添加一个或多个其它组成元件。
91.图2是示意性地示出基于所公开技术的实施例的存储器装置110的框图。
92.在一些实施方案中，基于所公开技术的实施例的存储器装置110可以包括存储器单元阵列210、地址解码器220、读取/写入电路230、控制逻辑240和电压生成电路250。
93.存储器单元阵列210可以包括多个存储块blk1至blkz，其中z是等于或大于2的自然数。
94.在多个存储块blk1至blkz中，可以按行和列设置多个字线wl和多个位线bl，并且可以布置多个存储器单元mc。
95.多个存储块blk1至blkz可以通过多个字线wl连接到地址解码器220。多个存储块blk1至blkz可以通过多个位线bl连接到读取/写入电路230。
96.多个存储块blk1至blkz中的每一个可以包括多个存储器单元。例如，多个存储器单元是非易失性存储器单元。在一些实施方案中，这种非易失性存储器单元可以以垂直沟道结构布置。
97.存储器单元阵列210可以被配置为具有二维结构的存储器单元阵列。在一些实施方案中，存储器单元阵列210可以以三维结构布置。
98.存储器单元阵列210中包括的多个存储器单元中的每一个可以存储至少一位数据。例如，存储器单元阵列210中包括的多个存储器单元中的每一个可以是被配置为存储一位数据的单层单元(slc)。又例如，存储器单元阵列210中包括的多个存储器单元中的每一个可以是被配置为每个存储器单元存储两位数据的多层单元(mlc)。又例如，存储器单元阵列210中包括的多个存储器单元中的每一个可以是被配置为每个存储器单元存储三位数据的三层单元(tlc)。又例如，存储器单元阵列210中包括的多个存储器单元中的每一个可以是被配置为每个存储器单元存储四位数据的四层单元(qlc)。又例如，存储器单元阵列210可以包括多个存储器单元，多个存储器单元中的每一个可以被配置为每个存储器单元存储至少五位数据。
99.参照图2，地址解码器220、读取/写入电路230、控制逻辑240和电压生成电路250可以作为被配置为驱动存储器单元阵列210的外围电路进行操作。
100.地址解码器220可以通过多个字线wl连接到存储器单元阵列210。
101.地址解码器220可以被配置为响应于控制逻辑240的命令和控制信号而操作。
102.地址解码器220可以通过存储器装置110内部的输入/输出缓冲器来接收地址。地址解码器220可以被配置为对所接收的地址之中的块地址进行解码。地址解码器220可以基于解码后的块地址来选择至少一个存储块。
103.地址解码器220可以从电压生成电路250接收读取电压vread和通过电压vpass。
104.在读取操作期间，地址解码器220可以将读取电压vread施加到所选择存储块内部的所选择字线wl，并且将通过电压vpass施加到剩余的未选择字线wl。
105.在编程验证操作期间，地址解码器220可以将由电压生成电路250生成的验证电压
施加到所选择存储块内部的所选择字线wl，并且可以将通过电压vpass施加到剩余的未选择字线wl。
106.地址解码器220可以被配置为对所接收的地址之中的列地址进行解码。地址解码器220可以将解码后的列地址传输到读取/写入电路230。
107.存储器装置110可以逐个页面地执行读取操作和编程操作。在请求读取操作和编程操作时所接收的地址可以包括块地址、行地址和列地址中的至少一个。
108.地址解码器220可以基于块地址和行地址选择一个存储块和一个字线。列地址可以由地址解码器220解码并被提供到读取/写入电路230。
109.地址解码器220可以包括块解码器、行解码器、列解码器和地址缓冲器中的至少一个。
110.读取/写入电路230可以包括多个页面缓冲器pb。当存储器单元阵列210执行读取操作时，读取/写入电路230可以作为“读取电路”进行操作，并且当存储器单元阵列210执行写入操作时，读取/写入电路230可以作为“写入电路”进行操作。
111.上述读取/写入电路230也被称为包括多个页面缓冲器pb的页面缓冲器电路，或者数据寄存器电路。读取/写入电路230可以包括参与数据处理功能的数据缓冲器，并且在一些实施方案中，可以进一步包括用于数据高速缓存的高速缓存缓冲器。
112.多个页面缓冲器pb可以通过多个位线bl连接到存储器单元阵列210。为了在读取操作和编程验证操作期间检测或感测存储器单元的阈值电压vth，多个页面缓冲器pb可以向连接到存储器单元的位线bl连续供应感测电流，以在感测节点处检测与电流的量成比例的变化，并且可以将相应的电压保持或锁存为感测数据，该电流的量根据相应存储器单元的编程状态而变化。
113.读取/写入电路230可以响应于从控制逻辑240输出的页面缓冲器控制信号而操作。
114.在读取操作期间，读取/写入电路230感测存储器单元的电压值，并且读出该电压值作为数据。读取/写入电路230临时存储检索到的数据，并且将数据data输出到存储器装置110的输入/输出缓冲器。在实施例中，除了页面缓冲器pb或页面寄存器之外，读取/写入电路230还可以包括列选择电路。
115.控制逻辑240可以连接到地址解码器220、读取/写入电路230和电压生成电路250。控制逻辑240可以通过存储器装置110的输入/输出缓冲器接收命令cmd和控制信号ctrl。
116.控制逻辑240可以被配置为响应于控制信号ctrl而控制存储器装置110的全部操作。控制逻辑240可以输出用于将多个页面缓冲器pb的感测节点的电压电平调节至预充电电压电平的控制信号。
117.控制逻辑240可以控制读取/写入电路230在存储器单元阵列210中执行读取操作。电压生成电路250可以响应于从控制逻辑240输出的电压生成电路控制信号，生成在读取操作期间使用的读取电压vread和通过电压vpass。
118.存储器装置110中包括的存储块blk可以包括多个页面pg。在一些实施方案中，按列布置的多个存储器单元形成存储器单元串，并且按行布置的多个存储器单元形成存储块。多个页面pg中的每一个联接到字线wl中的一个，并且存储器单元串str中的每一个联接到位线bl中的一个。
119.在存储块blk中，多个字线wl和多个位线bl可以按行和列布置。例如，多个字线wl中的每一个可以沿行方向布置，并且多个位线bl中的每一个可以沿列方向布置。又例如，多个字线wl中的每一个可以沿列方向布置，并且多个位线bl中的每一个可以沿行方向布置。
120.在一些实施方案中，多个字线wl和多个位线bl可以彼此相交，从而在多个存储器单元mc的阵列中寻址单个存储器单元。在一些实施方案中，每个存储器单元mc可以包括晶体管tr，该晶体管tr包括可以保持电荷的材料层。
121.例如，每个存储器单元mc中布置的晶体管tr可以包括漏极、源极和栅极。晶体管tr的漏极(或源极)可以直接地或经由另一晶体管tr连接到相应的位线bl。晶体管tr的源极(或漏极)可以直接地或经由另一晶体管tr连接到源极线(其可以接地)。晶体管tr的栅极可以包括由绝缘体围绕的浮栅(fg)以及从字线wl施加栅极电压的控制栅极(cg)。
122.在多个存储块blk1至blkz的每一个中，第一选择线(也被称为源极选择线或漏极选择线)可以附加地布置在第一最外字线的外侧，该第一最外字线在两个最外字线之中更靠近读取/写入电路230，并且第二选择线(也被称为漏极选择线或源极选择线)可以附加地布置在另一第二最外字线的外侧。
123.在一些实施方案中，可以在第一最外字线和第一选择线之间附加地布置至少一个虚设字线。另外，可以在第二最外字线和第二选择线之间附加地布置至少一个虚设字线。
124.可以逐个页面地执行存储块的读取操作和编程操作(写入操作)，并且可以逐个存储块地执行擦除操作。
125.图3是示出基于所公开技术的实施例的存储器装置110的字线wl和位线bl的结构的示图。
126.参照图3，存储器装置110具有布置了存储器单元mc的内核区域，以及用于包括电路的辅助区域(除了内核区域以外的其余区域)，该电路用于执行存储器单元阵列210的操作。
127.在内核区域中，沿一个方向布置的一定数量的存储器单元可以被称为“页面”pg，并且串联联接的一定数量的存储器单元可以被称为“存储器单元串”str。
128.字线wl1至wl9可以连接到行解码器310。位线bl可以连接到列解码器320。对应于图2的读取/写入电路230的数据寄存器330可以存在于多个位线bl和列解码器320之间。
129.多个字线wl1至wl9可以对应于多个页面pg。
130.例如，多个字线wl1至wl9中的每一个可以对应于如图3所示的一个页面pg。当多个字线wl1至wl9中的每一个具有较大的大小时，多个字线wl1至wl9中的每一个可以对应于至少两个(例如，两个或四个)页面pg。每个页面pg是编程操作和读取操作中的最小单位，并且当进行编程操作和读取操作时，相同页面pg内的所有存储器单元mc可以同时执行操作。
131.多个位线bl可以连接到列解码器320。在一些实施方案中，可以将多个位线bl划分为奇数位线bl和偶数位线bl，使得一对奇数位线和偶数位线共同联接到列解码器320。
132.在访问存储器单元mc时，可以使用行解码器310和列解码器320基于地址来定位期望的存储器单元。
133.在一些实施方案中，因为由存储器装置110进行的包括编程操作和读取操作的所有数据处理都经由数据寄存器330发生，所以数据寄存器330起着重要的作用。如果数据寄存器330进行的数据处理被延迟，则所有的其它区域都需要等待直到数据寄存器330完成数
据处理，降低了存储器装置110的整体性能。
134.参照图3所示的示例，在一个存储器单元串str中，多个晶体管tr1至tr9可以分别连接到多个字线wl1至wl9。在一些实施方案中，多个晶体管tr1至tr9对应于存储器单元mc。在该示例中，多个晶体管tr1至tr9包括控制栅极cg和浮栅fg。
135.多个字线wl1至wl9包括两个最外字线wl1和wl9。第一选择线dsl可以附加地布置在第一最外字线wl1的外侧，与另一最外字线wl9相比，该第一最外字线wl1更靠近数据寄存器330并具有更短的信号路径。第二选择线ssl可以附加地布置在另一第二最外字线wl9的外侧。
136.由第一选择线dsl控制以导通/关断的第一选择晶体管d-tr具有连接到第一选择线dsl的栅电极，但是不包括浮栅fg。由第二选择线ssl控制以导通/关断的第二选择晶体管s-tr具有连接到第二选择线ssl的栅电极，但是不包括浮栅fg。
137.第一选择晶体管d-tr用作开关，该开关将相应的存储器单元串str连接到数据寄存器330。第二选择晶体管s-tr用作开关，该开关电路将相应的存储器单元串str连接到源极线sl。即，第一选择晶体管d-tr和第二选择晶体管s-tr可以用于启用或停用相应的存储器单元串str。
138.在一些实施方案中，存储器系统100向第一选择晶体管d-tr的栅电极施加预定的导通电压vcc，从而导通第一选择晶体管d-tr，并且向第二选择晶体管s-tr的栅电极施加预定的关断电压(例如，0v)，从而关断第二选择晶体管s-tr。
139.存储器系统100在读取操作或验证操作期间导通第一选择晶体管d-tr和第二选择晶体管s-tr两者。因此，在读取操作或验证操作期间，电流可以流过相应的存储器单元串str并流到对应于地的源极线sl，从而可以测量位线bl的电压电平。然而，在读取操作期间，第一选择晶体管d-tr和第二选择晶体管s-tr之间的通/断定时可能存在时间差。
140.在擦除操作期间，存储器系统100可以通过源极线sl向衬底施加预定的电压(例如， 20v)。在擦除操作期间，存储器系统100施加一定的电压以允许第一选择晶体管d-tr和第二选择晶体管s-tr两者浮置。因此，所施加的擦除电压可以将电荷从所选择的存储器单元的浮栅fg中移除。
141.图4是示意性地示出基于所公开技术的一些实施例的存储器系统100的示图。
142.参照图4，存储器系统100的存储器控制器120可以将存储器装置110中包括的命名空间(ns)拆分为一个或多个区。
143.当包括存储器装置110的存储块的数据存储空间被拆分为多个诸如逻辑块的逻辑存储器空间时，命名空间(ns)指每个逻辑空间。存储器装置110可以包括一个或多个命名空间，并且每个命名空间可以支持各种大小和保护类型。
144.主机可以配置每个命名空间的大小或保护类型。主机可以识别各个命名空间作为不同的逻辑区域(或分区)。主机可以指示存储器系统100分别格式化不同的命名空间。
145.在图4中，存储器控制器120可以将命名空间(ns)拆分为n个区z1、z2、z3、
…
zn(n是自然数)。每个区可以包括存储器装置110中包括的存储块中的一个或多个。
146.当将数据写入每个区时，存储器控制器120可以控制存储器装置110顺序地写入数据。即，可以将数据写入该区中最近写入的地址之后的地址。例如，当区的起始地址为0，结束地址为200，并且最近的数据被写入地址100时，下一个数据被写入地址101，而不是被写
入另一地址。
147.存储器控制器120可以将包括n个区中的一个的映射信息(map_info)的日志信息高速缓存在日志高速缓存(jnl_cache)中。映射信息(map_info)用于将主机的逻辑地址映射到区的物理地址(pa)。例如，映射信息(map_info)可以包括映射表以指示每个逻辑地址映射到物理地址中的哪一个。
148.参照图4，存储器控制器120可以将包括第一区(z1)的映射信息(map_info)的日志信息1(j1)高速缓存在日志高速缓存(jnl_cache)中。存储器控制器120可以将包括第二区(z2)的映射信息(map_info)的第二日志信息(j2)高速缓存在日志高速缓存(jnl_cache)中。存储器控制器120可以将包括第三区(z3)的映射信息(map_info)的第三日志信息(j3)高速缓存在日志高速缓存(jnl_cache)中。
149.另一方面，当一个区的映射信息没有变化时，或者当所有变化被写入存储器装置110时，存储器控制器120可以不将相应区的日志信息高速缓存在日志高速缓存(jnl_cache)中。例如，当第n区(zn)的映射信息(map_info)没有变化时，存储器控制器120可以不将第n区(zn)的日志信息高速缓存在日志高速缓存(jnl_cache)中。
150.在一些实施方案中，日志高速缓存(jnl_cache)可以位于存储器控制器120中包括的工作存储器125中，或者位于存储器控制器120中包括的单独的易失性存储器中。例如，日志高速缓存(jnl_cache)可以位于工作存储器125的sram中，或者位于单独的dtcm中。
151.图5是示出基于所公开技术的一些实施例的存储器系统100在日志高速缓存(jnl_cache)中搜索日志信息的操作的示图。
152.参照图5，当n个区之中的一个目标区的映射信息(map_info)被更新时，存储器系统100的存储器控制器120可以在高速缓存反映更新后的映射信息(map_info)的日志信息之前，在日志高速缓存(jnl_cache)中搜索与目标区相对应的日志信息。在此，术语“目标区”可以指示目标为用于执行某些操作的区(例如，目标为更新映射信息的区、目标为被搜索的区、目标为执行存储器操作的区)。
153.在下文给出的示例中，假设目标区是n个区中的第一区(z1)。
154.在图5中，假设将数据写入第一区(z1)时，更新映射信息(map_info)以指示逻辑地址(la')被映射到最近写入的数据的物理地址(pa')。在这种情况下，存储器控制器120可以将指示逻辑地址(la')被映射到物理地址(pa')的映射信息存储在日志信息中。
155.在图5中，存储器控制器120可以在日志高速缓存(jnl_cache)中搜索日志信息1(j1)，该日志信息1(j1)是与第一区(z1)相对应的日志信息。存储器控制器120可以在日志高速缓存(jnl_cache)中搜索与第一区(z1)相对应的日志信息，如将在下文进行讨论的。
156.例如，存储器控制器120可以从日志高速缓存(jnl_cache)的起始地址或结束地址起顺序地搜索与第一区(z1)相对应的日志信息。在另一示例中，存储器控制器120可以基于与第一区(z1)相对应的日志信息被高速缓存在日志高速缓存(jnl_cache)中的时间来搜索该日志信息。
157.图6是示出基于所公开技术的一些实施例的存储器系统100用日志高速缓存(jnl_cache)中的新日志信息替换现有日志信息的操作的示图。
158.参照图6，当在日志高速缓存(jnl_cache)中对日志信息1(j1)(与第一区(z1)相对应的日志信息)的搜索操作成功时，存储器控制器120可以用日志信息1'(j1')来替换上述
搜索操作中找到的日志信息1(j1)。日志信息1'(j1')中包括的映射信息(map_info)可以指示参照图5描述的逻辑地址(la')被映射到物理地址(pa')。
159.当存储器控制器120将与第一区(z1)相对应的日志信息从日志信息1(j1)更改为日志信息1'(j1')时，高速缓存在日志高速缓存(jnl_cache)中的日志信息的条数没有变化。因此，因为即使在重复更新映射信息(map_info)的情况下，高速缓存在日志高速缓存(jnl_cache)中的日志信息的条数也不会迅速增加，所以将高速缓存在日志高速缓存(jnl_cache)中的日志信息写入存储器装置110的频率降低。因此，因为由于将日志信息写入存储器装置110的操作而导致阻止写入从主机接收的数据的请求的频率降低，所以存储器系统100可以提高主机所请求的写入操作的性能。
160.另一方面，当在日志高速缓存(jnl_cache)中对日志信息1(j1)(与第一区(z1)相对应的日志信息)的搜索失败时，存储器控制器120可以在日志高速缓存(jnl_cache)中添加与第一区(z1)相对应的新日志信息。在这种情况下，高速缓存在日志高速缓存(jnl_cache)中的日志信息的条数增加1，但是此后当与第一区(z1)相对应的映射信息被连续更新时，高速缓存在日志高速缓存(jnl_cache)中的日志信息的条数没有变化。因此，高速缓存在日志高速缓存(jnl_cache)中的日志信息的条数不会迅速增加。
161.图7是示出基于所公开技术的实施例的日志信息的示例的示图。
162.参照图7，当目标区是第一区(z1)并且数据被写入第一区(z1)时，日志信息1(j1)(与第一区(z1)相对应的日志信息)可以包括写入指针(wr_ptr)，该写入指针(wr_ptr)指示写入第一区(z1)的数据的地址。
163.如参照图4所述，当将数据写入第一区(z1)时，可以顺序地写入数据。因此，日志信息1(j1)中包括的写入指针(wr_ptr)可以指示一个地址。另外，如图7所示，写入指针(wr_ptr)可以被包括在的映射信息(map_info)中。
164.写入指针(wr_ptr)可以指示第一区(z1)的起始地址和结束地址之间的地址。从第一区(z1)的起始地址到写入指针(wr_ptr)所指示的地址的区域是已经顺序地写入了数据并且其中无法写入新数据的区域。另一方面，从写入指针(wr_ptr)指示的地址到第一区(z1)的结束地址的区域是没有写入数据的空闲区域，因此可以在该空闲区域中写入新数据。
165.图8是示出基于所公开技术的一些实施例的存储器系统100更新写入指针(wr_ptr)的操作的示图。
166.参照图8，存储器系统100的存储器控制器120可以以写入指针(wr_ptr)的值增加的顺序来更新写入指针(wr_ptr)。即，存储器控制器120可以仅以写入数据时的特定顺序来更新写入指针(wr_ptr)的值。如参照图7所述，这是因为：随着数据被连续地写入第一区(z1)，由于已经被写入第一区(z1)的数据不会被覆盖，所以写入指针(wr_ptr)的值连续增加。
167.在图8中，假设在时间t1由写入指针(wr_ptr)指示的地址值为a，在时间t2(t2在t1之后)由写入指针(wr_ptr)指示的地址值为b，并且在时间t3(t3在t2之后)由写入指针(wr_ptr)指示的地址值为c。
168.因为存储器控制器120可以以写入指针(wr_ptr)的值增加的顺序来更新写入指针(wr_ptr)，所以b大于或等于a并且c大于或等于b。
169.图9是示出基于所公开技术的一些实施例的存储器系统100在日志高速缓存(jnl_cache)中搜索日志信息的次序的示例的示图。
170.参照图9，目标区是第一区(z1)，当在日志高速缓存(jnl_cache)中搜索与第一区(z1)相对应的日志信息时，存储器系统100的存储器控制器120可以以时间倒序搜索高速缓存在日志高速缓存(jnl_cache)中的一条或多条日志信息。
171.例如，假设日志信息2(j2)在时间t1'高速缓存在日志高速缓存(jnl_cache)中，日志信息3(j3)在时间t2'高速缓存在日志高速缓存(jnl_cache)中，日志信息1(j1)在时间t3'高速缓存在日志高速缓存(jnl_cache)中。在这种情况下，当在日志高速缓存(jnl_cache)中搜索与第一区(z1)相对应的日志信息时，存储器控制器120可以以存储的时间倒序(即，以日志信息1(j1)、日志信息3(j3)和日志信息2(j2)的次序)搜索日志信息。即，首先找到最近高速缓存在日志高速缓存(jnl_cache)中的日志信息。
172.如上所述，存储器控制器120以时间倒序搜索高速缓存在日志高速缓存(jnl_cache)中的日志信息的原因在于被写入相同区的数据很有可能是被密集地写入。
173.例如，很有可能在第一时间间隔期间密集生成将数据写入第一区(z1)的操作，在第二时间间隔期间密集生成将数据写入第二区(z2)的操作，以及在第三时间间隔期间密集生成将数据写入第三区(z3)的操作，而不是随机生成将数据写入第一区(z1)的操作、将数据写入第二区(z2)的操作以及将数据写入第三区(z3)的操作。
174.因此，当将数据当前写入第一区(z1)时，接下来写入的数据也很有可能被写入第一区(z1)，因此很有可能更新最近更新的日志信息。因此，为了使搜索日志信息所花费的时间最小化，存储器控制器120可以以时间倒序搜索高速缓存在日志高速缓存(jnl_cache)中的一条或多条日志信息。
175.图10是示出基于所公开技术的一些实施例的存储器系统100逐出高速缓存在日志高速缓存(jnl_cache)中的所有日志信息条的操作的示图。
176.参照图10，当可以另外存储在日志高速缓存(jnl_cache)中的日志信息的条数等于或小于第一阈值(thr_1)时，存储器系统100的存储器控制器120可以从日志高速缓存(jnl_cache)中“逐出”高速缓存在日志高速缓存(jnl_cache)中的所有日志信息条。在本专利文件中，术语“逐出”可以用于指示“高速缓存逐出”过程，通过该进程可以从高速缓存中丢弃旧的、相对未使用的或过于庞大的数据，从而允许高速缓存保持在内存预算内。
177.第一阈值(thr_1)可以大于或等于零(0)。例如，当第一阈值(thr_1)为零(0)时，当日志高速缓存(jnl_cache)变满时，存储器控制器120可以从日志高速缓存(jnl_cache)中删除高速缓存在日志高速缓存(jnl_cache)中的所有日志信息条。
178.例如，假设n条日志信息(j1、j2、j3、
…
、jn)被高速缓存在日志高速缓存(jnl_cache)中，并且可以另外存储在日志高速缓存(jnl_cache)中的日志信息的条数等于或小于第一阈值(thr_1)。存储器控制器120可以从日志高速缓存(jnl_cache)中逐出(移除)全部n条日志信息(j1、j2、j3、
…
、jn)。在这种情况下，日志高速缓存(jnl_cache)处于没有存储日志信息的空状态。
179.在下文中，图11至图12示出存储器系统100处理从日志高速缓存(jnl_cache)中逐出的日志信息的操作。
180.图11是示出基于所公开技术的实施例的存储器系统100将从日志高速缓存(jnl_
cache)中逐出的日志信息存储在日志缓冲器(jnl_buf)中的操作的示图。
181.参照图11，存储器控制器120可以将从日志高速缓存(jnl_cache)中逐出/移除的全部n条日志信息(j1、j2、j3、...、jn)迁移到日志缓冲器(jnl_cache)。
182.日志缓冲器(jnl_buf)是用于临时存储待写入存储器装置110的日志信息的缓冲器，并且可以位于存储器控制器120的工作存储器125中。日志缓冲器(jnl_buf)所位于的存储器可以以低于日志高速缓存(jnl_cache)所位于的存储器的速度操作，但可以具有更大的存储容量。例如，日志缓冲器(jnl_buf)可以位于工作存储器125中包括的dram中。
183.在一些实施方案中，日志缓冲器(jnl_buf)可以另外存储其它日志信息以及从日志高速缓存(jnl_cache)中删除的n条日志信息(j1、j2、j3、
…
、jn)。例如，日志缓冲器(jnl_buf)可以存储在n条日志信息(j1、j2、j3、
…
、jn)被高速缓存在日志高速缓存(jnl_cache)中之前就被高速缓存在日志高速缓存(jnl_cache)中的其他日志信息。
184.图12是示出基于所公开技术的实施例的存储器系统100将日志缓冲器(jnl_buf)中存储的日志信息写入存储器装置110的操作的示图。
185.参照图12，当可以另外存储在日志缓冲器(jnl_buf)中的日志信息的条数小于或等于第二阈值(thr_2)时，存储器系统100的存储器控制器120可以将日志缓冲器(jnl_buf)中存储的所有日志信息条写入存储器装置110。
186.第二阈值(thr_2)可以大于或等于零(0)。例如，当第二阈值(thr_2)为零(0)时，当日志缓冲器(jnl_buf)已满时，存储器控制器120可以将日志缓冲器(jnl_buf)中存储的所有日志信息条写入存储器装置110。可以将日志缓冲器(jnl_buf)中存储的所有日志信息条存储在存储器装置110存储元数据信息以及奇偶校验、ftl的上下文信息(context information)和元数据切片(slice)的区域中。
187.当存储器控制器120将日志缓冲器(jnl_buf)中存储的所有日志信息条写入存储器装置110时，日志缓冲器(jnl_buf)中存储的所有日志信息条反映在存储器装置110中，因此，不再需要在日志缓冲器(jnl_buf)中维护相应的日志信息。因此，存储器控制器120可以使日志缓冲器(jnl_buf)处于空状态。
188.图13是示出基于所公开技术的实施例的开放区的数量的最大值与日志高速缓存的大小之间的关系的示图。
189.参照图13，日志高速缓存(jnl_cache)的大小可以与上述命名空间(ns)中包括的n个区(z1、z2、z3、
…
、zn)之中的开放区的数量的最大值成比例。
190.开放区包括可以写入数据的空闲区域，即，可用于写入数据的区。存储器控制器120可以仅在开放区中写入数据。
191.当日志高速缓存(jnl_cache)的大小较小时，可以删除具有高命中可能性的日志信息以确保日志高速缓存(jnl_cache)的空闲区域，使得命中率可以降低。另外，因为日志高速缓存(jnl_cache)的可分配资源有限，所以无法无限地增加日志高速缓存(jnl_cache)的大小。因此，需要配置在对资源的限制下可以使命中率最大化的日志高速缓存(jnl_cache)的大小。
192.如上所述，可以仅在开放区中写入数据，从而可以仅针对开放区更新映射信息，并且因此可以仅生成与开放区相对应的日志信息。因此，当日志高速缓存(jnl_cache)的大小与开放区的数量的最大值成比例地配置时，除了在写入数据的进程中初始生成日志信息的
情况之外，可以始终保证日志高速缓存(jnl_cache)中的日志信息的命中。
193.另一方面，当与图13不同，由于对可以分配给日志高速缓存(jnl_cache)的资源的限制而无法与开放区的数量的最大值成比例地配置日志高速缓存(jnl_cache)的大小时，存储器控制器120可以将日志高速缓存(jnl_cache)的大小确定为预设值，但是如果缺少用于新日志信息的空间，则可以基于预设的高速缓存交换策略(例如，lru或lrfu)从高速缓存在日志高速缓存(jnl_cache)中的日志信息中选择牺牲日志信息，并且可以从日志高速缓存(jnl_cache)中逐出/移除牺牲日志信息。
194.图14是示出基于所公开技术的实施例的操作存储器系统100的方法的流程图。
195.首先，操作存储器系统100的方法可以包括：在s1410处，将存储器装置110中包括的命名空间(ns)拆分为可以顺序写入数据的一个或多个区。
196.操作存储器系统100的方法可以包括：在s1420处，将日志信息存储(高速缓存)在日志高速缓存(jnl_cache)中，该日志信息包括逻辑地址与在步骤s1410中拆分的一个或多个区中的一个的物理地址之间的映射信息。
197.操作存储器系统100的方法可以包括：在s1430处，当上述一个或多个区之中的目标区的映射信息(map_info)被更新时，在日志高速缓存(jnl_cache)中搜索与目标区相对应的日志信息。存储器系统100可以，例如以时间倒序搜索与目标区相对应的日志信息。
198.操作存储器系统100的方法可以包括：在s1440处，用包括更新后的映射信息(map_info)的日志信息来替换与目标区相对应的日志信息。
199.在一些实施方案中，与目标区相对应的日志信息可以包括写入指针(wr_ptr)。当数据被写入目标区时，写入指针(wr_ptr)可以指示写入数据的地址。可以在写入指针(wr_ptr)的值增加的方向上更新写入指针(wr_ptr)。
200.操作存储器系统100的方法可以进一步包括：当可以另外存储在日志高速缓存(jnl_cache)中的日志信息的条数小于或等于第一阈值(thr_1)时，从日志高速缓存(jnl_cache)中逐出高速缓存在日志高速缓存(jnl_cache)中的所有日志信息条。
201.操作存储器系统100的方法可以进一步包括：将从日志高速缓存(jnl_cache)中逐出的所有日志信息条迁移到日志缓冲器(jnl_buf)以及步骤：当可以另外存储在日志缓冲器(jnl_buf)中的日志信息的条数小于或等于第二阈值(thr_2)时，将日志缓冲器(jnl_buf)中存储的所有日志信息条写入存储器装置110。
202.在一些实施方案中，日志高速缓存(jnl_cache)的大小可以与一个或多个区之中与可以进行写入的区相对应的开放区的数量的最大值成比例。
203.在一些实施方案中，上述存储器控制器120的操作可以由控制电路123控制，并且可以通过处理器124运行(驱动)固件的方法来执行，该固件中编程了存储器控制器120的各种操作。
204.图15是示出基于所公开技术的实施例的计算系统1500的配置的示图。
205.参照图15，基于所公开技术的实施例的计算系统1500可以包括：存储器系统100，电连接到系统总线1560；cpu 1510，被配置为控制计算系统1500的全部操作；ram 1520，被配置为存储与计算系统1500的操作有关的数据和信息；用户接口/用户体验(ui/ux)模块1530，被配置为向用户提供用户环境；通信模块1540，被配置为作为有线和/或无线类型与外部装置通信；以及电源管理模块1550，被配置为管理计算系统1500所使用的电力。
206.计算系统1500可以是个人计算机(pc)，或者可以包括诸如智能电话、平板电脑或各种其他电子装置的移动终端。
207.计算系统1500可以进一步包括用于供应操作电压的电池，并且可以进一步包括应用芯片组、图形相关模块、相机图像处理器和dram。其它元件对于本领域技术人员而言将是显而易见的。
208.存储器系统100不仅可以包括被配置为将数据存储在磁盘中的装置，诸如硬盘驱动器(hdd)，还可以包括被配置为将数据存储在非易失性存储器中的装置，诸如固态驱动器(ssd)、通用闪存装置或嵌入式mmc(emmc)装置。非易失性存储器可以包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪速存储器、相变ram(pram)、磁性ram(mram)、电阻式ram(rram)、铁电ram(fram)等。另外，存储器系统100可以被实施为各种类型的存储装置并安装在各种电子装置内部。
209.基于上述所公开技术的实施例，可以有利地减少或最小化存储器系统的操作延迟时间。另外，基于所公开技术的实施例，可以有利地减少或最小化在调用特定功能的进程中发生的开销。尽管已经出于说明的目的通过特定的细节和变化的细节描述了所公开技术的各个实施例，但是本领域技术人员将理解，可以基于本专利文件中公开或示出的内容进行各种修改、添加和替换。