1.本发明涉及一种存储器管理技术，尤其涉及一种存储器效能优化方法、存储器控制电路单元以及存储器存储装置。
背景技术：
：：2.数码相机、移动电话与mp3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritablenon‑volatilememorymodule)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。3.一般来说，当存储器存储装置闲置一段时间后，会进入闲置模式以省电和/或执行一些背景操作。然而存储器存储装置处于闲置模式时的电力消耗较大，会无谓地增加功耗。因此，如何降低存储器存储装置的功耗是本领域技术人员所致力的议题。技术实现要素：4.本发明提供一种存储器效能优化方法、存储器控制电路单元以及存储器存储装置，可改善上述问题。5.本发明的范例实施例提供一种存储器效能优化方法，用于存储器存储装置。所述存储器存储装置包括存储器控制电路单元与可复写式非易失性存储器模块。所述存储器控制电路单元包括缓冲存储器。所述方法包括：在主动模式中，计数所述存储器存储装置的闲置时间；响应于所述闲置时间大于闲置阈值，指示所述存储器存储装置由所述主动模式进入第一低耗电模式；在所述第一低耗电模式中，计数所述存储器存储装置的第一等待时间；以及响应于所述第一等待时间大于一第一等待阈值，指示所述存储器存储装置由所述第一低耗电模式进入第二低耗电模式。其中所述第二低耗电模式的耗电量低于所述第一低耗电模式的耗电量。6.在本发明的一实施例中，上述的指示所述存储器存储装置由所述主动模式进入所述第一低耗电模式的步骤包括：将所述缓冲存储器中暂存的代码以及逻辑‑实体地址映射表以外的数据回存至所述可复写式非易失性存储器模块，并切断所述可复写式非易失性存储器模块的电源。7.在本发明的一实施例中，上述的指示所述存储器存储装置由所述第一低耗电模式进入所述第二低耗电模式的步骤包括：将所述缓冲存储器中暂存的所有数据回存至所述可复写式非易失性存储器模块，并切断所述可复写式非易失性存储器模块以及所述缓冲存储器的电源。8.在本发明的一实施例中，上述的方法还包括：响应于符合执行背景操作的条件，在所述第一低耗电模式中计数所述存储器存储装置的第二等待时间；响应于所述第二等待时间大于第二等待阈值，指示所述存储器存储装置由所述第一低耗电模式进入背景模式；在执行完所述背景操作之后，指示所述存储器存储装置由所述背景模式进入所述第一低耗电模式，并在所述第一低耗电模式中计数所述存储器存储装置的第三等待时间；以及响应于所述第三等待时间大于第三等待阈值，指示所述存储器存储装置由所述第一低耗电模式进入所述第二低耗电模式。9.在本发明的一实施例中，上述的第二等待阈值小于所述第一等待阈值。10.在本发明的一实施例中，上述的第三等待阈值等于所述第一等待阈值减去所述第二等待阈值。11.本发明的范例实施例提供一种存储器控制电路单元，用于控制包括可复写式非易失性存储器模块的存储器存储装置。所述存储器控制电路单元包括主机接口、存储器接口、缓冲存储器以及存储器管理电路。所述主机接口用以耦接至主机系统。所述存储器接口用以耦接至所述可复写式非易失性存储器模块。所述存储器管理电路耦接至所述主机接口、所述存储器接口与所述缓冲存储器。所述存储器管理电路用以在主动模式中，计数所述存储器存储装置的闲置时间。所述存储器管理电路更用以响应于所述闲置时间大于闲置阈值，指示所述存储器存储装置由所述主动模式进入第一低耗电模式。所述存储器管理电路更用以在所述第一低耗电模式中，计数所述存储器存储装置的第一等待时间。并且，所述存储器管理电路更用以响应于所述第一等待时间大于第一等待阈值，指示所述存储器存储装置由所述第一低耗电模式进入第二低耗电模式。其中所述第二低耗电模式的耗电量低于所述第一低耗电模式的耗电量。12.在本发明的一实施例中，上述的指示所述存储器存储装置由所述主动模式进入所述第一低耗电模式的操作中，所述存储器管理电路更用以将所述缓冲存储器中暂存的代码以及逻辑‑实体地址映射表以外的数据回存至所述可复写式非易失性存储器模块，并切断所述可复写式非易失性存储器模块的电源。13.在本发明的一实施例中，上述的指示所述存储器存储装置由所述第一低耗电模式进入所述第二低耗电模式的操作中，所述存储器管理电路更用以将所述缓冲存储器中暂存的所有数据回存至所述可复写式非易失性存储器模块，并切断所述可复写式非易失性存储器模块以及所述缓冲存储器的电源。14.在本发明的一实施例中，上述的存储器管理电路还用以：响应于符合执行背景操作的条件，在所述第一低耗电模式中计数所述存储器存储装置的第二等待时间；响应于所述第二等待时间大于第二等待阈值，指示所述存储器存储装置由所述第一低耗电模式进入背景模式；在执行完所述背景操作之后，指示所述存储器存储装置由所述背景模式进入所述第一低耗电模式，并在所述第一低耗电模式中计数所述存储器存储装置的第三等待时间；以及响应于所述第三等待时间大于第三等待阈值，指示所述存储器存储装置由所述第一低耗电模式进入所述第二低耗电模式。15.在本发明的一实施例中，上述的第二等待阈值小于所述第一等待阈值。16.在本发明的一实施例中，上述的第三等待阈值等于所述第一等待阈值减去所述第二等待阈值。17.本发明的范例实施例提供一种存储器存储装置，包括连接接口单元、可复写式非易失性存储器模块以及存储器控制电路单元。所述连接接口单元用以耦接至主机系统。所述存储器控制电路单元耦接至所述连接接口单元与所述可复写式非易失性存储器模块，其中所述存储器控制电路单元包括缓冲存储器。所述存储器控制电路单元用以在主动模式中，计数所述存储器存储装置的闲置时间。所述存储器控制电路单元更用以响应于所述闲置时间大于闲置阈值，指示所述存储器存储装置由所述主动模式进入第一低耗电模式。所述存储器控制电路单元更用以在所述第一低耗电模式中，计数所述存储器存储装置的第一等待时间。并且，所述存储器控制电路单元更用以响应于所述第一等待时间大于第一等待阈值，指示所述存储器存储装置由所述第一低耗电模式进入第二低耗电模式。其中所述第二低耗电模式的耗电量低于所述第一低耗电模式的耗电量。18.在本发明的一实施例中，上述的指示所述存储器存储装置由所述主动模式进入所述第一低耗电模式的操作中，所述存储器控制电路单元更用以将所述缓冲存储器中暂存的代码以及逻辑‑实体地址映射表以外的数据回存至所述可复写式非易失性存储器模块，并切断所述可复写式非易失性存储器模块的电源。19.在本发明的一实施例中，上述的指示所述存储器存储装置由所述第一低耗电模式进入所述第二低耗电模式的操作中，所述存储器控制电路单元更用以将所述缓冲存储器中暂存的所有数据回存至所述可复写式非易失性存储器模块，并切断所述可复写式非易失性存储器模块以及所述缓冲存储器的电源。20.在本发明的一实施例中，上述的存储器控制电路单元还用以：响应于符合执行背景操作的条件，在所述第一低耗电模式中计数所述存储器存储装置的第二等待时间；响应于所述第二等待时间大于第二等待阈值，指示所述存储器存储装置由所述第一低耗电模式进入背景模式；在执行完所述背景操作之后，指示所述存储器存储装置由所述背景模式进入所述第一低耗电模式，并在所述第一低耗电模式中计数所述存储器存储装置的第三等待时间；以及响应于所述第三等待时间大于第三等待阈值，指示所述存储器存储装置由所述第一低耗电模式进入所述第二低耗电模式。21.在本发明的一实施例中，上述的第二等待阈值小于所述第一等待阈值。22.在本发明的一实施例中，上述的第三等待阈值等于所述第一等待阈值减去所述第二等待阈值。23.基于上述，本发明实施例提供的存储器效能优化方法、存储器控制电路单元以及存储器存储装置，配置不同耗电量的低耗电模式。在第一层级的低耗电模式中，缓冲存储器仍暂存必要数据，而能够在降低存储器存储装置的功耗的同时仍可快速响应主机的要求。在第二层级的低耗电模式中，存储器存储装置的耗电量更低，而能够更加省电。基于不同层级的低耗电模式，存储器存储装置可更好地在省电与系统效能之间取得平衡。24.为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明25.图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图；26.图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图；27.图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图；28.图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；29.图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；30.图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图；31.图7是根据本发明的一范例实施例所示出的控制存储器存储装置的操作模式的示意图；32.图8是根据本发明的一范例实施例所示出的存储器存储装置的操作电流值与多个模式的关系图；33.图9是根据本发明的一范例实施例所示出的控制存储器存储装置的操作模式的示意图；34.图10是根据本发明的一范例实施例所示出的存储器存储装置的操作电流值与多个模式的关系图；35.图11是根据本发明的一范例实施例所示出的存储器效能优化方法的流程图。具体实施方式36.现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。37.一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritablenon‑volatilememorymodule)与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。38.图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图。39.请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccessmemory,ram)112、只读存储器(readonlymemory,rom)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆耦接至系统总线(systembus)110。40.在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10耦接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与i/o装置12耦接。例如，主机系统11可经由系统总线110将输出信号传送至i/o装置12或从i/o装置12接收输入信号。41.在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式耦接至存储器存储装置10。存储器存储装置10可例如是随身盘201、存储卡202、固态硬盘(solidstatedrive,ssd)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通信(nearfieldcommunication,nfc)存储器存储装置、无线传真(wifi)存储器存储装置、蓝牙(bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，ibeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110耦接至全球定位系统(globalpositioningsystem,gps)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式i/o装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。42.在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以计算机系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄影机、通信装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的安全数码(securedigital,sd)卡32、小型快闪(compactflash,cf)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embeddedmultimediacard,emmc)341和/或嵌入式多芯片封装(embeddedmultichippackage,emcp)存储装置342等各类型将存储器模块直接耦接于主机系统的基板上的嵌入式存储装置。43.图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。44.连接接口单元402用以将存储器存储装置10耦接至主机系统11。存储器存储装置10可通过连接接口单元402与主机系统11通信。在本范例实施例中，连接接口单元402是相容于串行高级附件(serialadvancedtechnologyattachment,sata)标准。然而，必须了解的是，本发明不限于此，连接接口单元402亦可以是符合并行高级附件(paralleladvancedtechnologyattachment,pata)标准、电气和电子工程师协会(instituteofelectricalandelectronicengineers,ieee)1394标准、高速周边零件连接接口(peripheralcomponentinterconnectexpress,pciexpress)标准、通用串行总线(universalserialbus,usb)标准、sd接口标准、超高速一代(ultrahighspeed‑i,uhs‑i)接口标准、超高速二代(ultrahighspeed‑ii,uhs‑ii)接口标准、存储棒(memorystick,ms)接口标准、mcp接口标准、mmc接口标准、emmc接口标准、通用快闪存储器(universalflashstorage,ufs)接口标准、emcp接口标准、cf接口标准、整合式驱动电子接口(integrateddeviceelectronics,ide)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。45.存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。46.可复写式非易失性存储器模块406是耦接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(singlelevelcell,slc)nand型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(multilevelcell,mlc)nand型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(triplelevelcell，tlc)nand型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(quadlevelcell，qlc)nand型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。47.可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。48.在本范例实施例中，可复写式非易失性存储器模块406的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效位(leastsignificantbit，lsb)是属于下实体程序化单元，并且一存储单元的最高有效位(mostsignificantbit，msb)是属于上实体程序化单元。一般来说，在mlcnand型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。49.在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,b)。然而，在其他范例实施例中，数据位元区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。50.图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504及存储器接口506。51.存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。52.在本范例实施例中，存储器管理电路502的控制指令是以固件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。53.在另一范例实施例中，存储器管理电路502的控制指令亦可以代码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(bootcode)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。54.此外，在另一范例实施例中，存储器管理电路502的控制指令亦可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是耦接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个代码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。55.主机接口504是耦接至存储器管理电路502。存储器管理电路502可通过主机接口504与主机系统11通信。主机接口504可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口504来传送至存储器管理电路502。此外，存储器管理电路502可通过主机接口504将数据传送至主机系统11。在本范例实施例中，主机接口504是相容于sata标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是相容于pata标准、ieee1394标准、pciexpress标准、usb标准、sd标准、uhs‑i标准、uhs‑ii标准、ms标准、mmc标准、emmc标准、ufs标准、cf标准、ide标准或其他适合的数据传输标准。56.存储器接口506是耦接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或代码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。57.在一范例实施例中，存储器控制电路单元404还包括错误检查与校正电路508、缓冲存储器510与电源管理电路512。58.错误检查与校正电路508是耦接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(errorcorrectingcode,ecc)和/或错误检查码(errordetectingcode，edc)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。59.缓冲存储器510是耦接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。缓冲存储器510可以是静态随机存取存储器(staticrandomaccessmemory,sram)、或动态随机存取存储器(dynamicrandomaccessmemory,dram)等，本发明并不加以限制。电源管理电路512是耦接至存储器管理电路502并且用以控制存储器存储装置10的电源。60.在一范例实施例中，图4的可复写式非易失性存储器模块406亦称为快闪(flash)存储器模块，且存储器控制电路单元404亦称为用于控制快闪存储器模块的快闪存储器控制器。在一范例实施例中，图5的存储器管理电路502亦称为快闪存储器管理电路。61.图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路502可将可复写式非易失性存储器模块406的实体单元610(0)～610(b)逻辑地分组至存储区601与闲置区602。存储区601中的实体单元610(0)～610(a)以及闲置区602中的实体单元610(a 1)～610(b)是用以存储来自于主机系统11的数据。具体来说，存储区601的实体单元是被视为已存储数据的实体单元，而闲置区602的实体单元是用以替换存储区601的实体单元。也就是说，当从主机系统11接收到写入指令与欲写入的数据时，存储器管理电路502会使用从闲置区602中提取实体单元来写入数据，以替换存储区601的实体单元。62.在本范例实施例中，每一个实体单元是指一个实体抹除单元。然而，在另一范例实施例中，一个实体单元亦可以是指一个实体地址、一个实体程序化单元或由多个连续或不连续的实体地址组成。存储器管理电路502会配置逻辑单元612(0)～612(c)以映射存储区601中的实体单元610(0)～610(a)。在本范例实施例中，每一个逻辑单元是指一个逻辑地址。然而，在另一范例实施例中，一个逻辑单元也可以是指一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成。此外，逻辑单元612(0)～612(c)中的每一者可被映射至一或多个实体单元。63.存储器管理电路502可将逻辑单元与实体单元之间的映射关系(亦称为逻辑‑实体地址映射关系)记录于至少一逻辑‑实体地址映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑‑实体地址映射表来执行对于存储器存储装置10的数据存取操作。64.在预设情况下，存储器存储装置10是操作在主动模式(activemode)。在主动模式中，存储器管理电路502可接收来自主机系统11的指令，以执行数据读取、数据写入或数据抹除等操作。例如，根据来自主机系统11的读取指令，存储器管理电路502可从可复写式非易失性存储器模块406读取主机系统11所请求的数据。或者，根据来自主机系统11的写入指令，存储器管理电路502可将来自主机系统11的数据写入至可复写式非易失性存储器模块406。或者，根据来自主机系统11的删除指令，存储器管理电路502可将主机系统11所指示的数据从可复写式非易失性存储器模块406抹除。65.在某些情况下，存储器管理电路502可指示存储器存储装置10进入背景模式(backgroundmode)。在背景模式中，存储器管理电路502可执行背景操作。一般来说，背景操作不包含由主机系统11所指示执行的操作。例如，背景操作可包括由存储器管理电路502自主执行的各式管理操作，包括用于释放闲置实体单元的数据整并操作(亦称为垃圾回收操作)、用于延长存储器存储装置10的寿命的损耗平衡操作和/或用于更新系统信息(或管理信息)的表格更新操作等等。此外，在进入背景模式之后，存储器管理电路502可指示存储器存储装置10离开背景模式并进入主动模式，以处理来自主机系统11的指令。另一方面，在执行完背景操作之后，存储器管理电路502可指示存储器存储装置10离开背景模式并进入低耗电模式。66.在一范例实施例中，存储器管理电路502可依据存储器存储装置10的当前状态判断是否符合执行背景操作的条件。响应于判定符合执行背景操作的条件，存储器管理电路502可指示存储器存储装置10进入背景模式。举例来说，当依据存储器存储装置10属于闲置状态一段时间(例如，在预设时间未从主机系统11接收到任何指令)或者当闲置区602中空的实体单元的数目小于预设门槛值时，存储器管理电路502会对存储区601中的有效数据进行数据整并操作，以释放出空的实体单元。此外，损耗平衡操作、表格更新操作或其他的背景操作分别有对应的执行条件，在此不逐一赘述。67.在某些情况下，存储器管理电路502可指示存储器存储装置10进入低耗电模式。在低耗电模式中，存储器管理电路502可不执行任何由主机系统11所指示执行的操作或背景操作。在一范例实施例中，低耗电模式可设定为多个等级，不同等级的低耗电模式限定了存储器存储装置10中各项元件的运作。68.例如，假设低耗电模式设定为两个等级，包括第一低耗电模式以及第二低耗电模式。当存储器存储装置10所进入的低耗电模式是第一低耗电模式，存储器管理电路502可切断可复写式非易失性存储器模块406的电源并在缓冲存储器510中仅存储必要的数据，例如固件运行的代码以及必要的映射表。具体来说，在存储器存储装置10进入第一低耗电模式时，存储器管理电路502可将缓冲存储器510中暂存的代码以及逻辑‑实体地址映射表以外的数据回存至可复写式非易失性存储器模块406，并切断可复写式非易失性存储器模块406的电源。换言之，在第一低耗电模式中，存储器管理电路502不会切断缓冲存储器510的电源，缓冲存储器510仍可存储必要数据。于此，在第一低耗电模式接收到来自主机系统11的指令时，存储器管理电路可快速响应主机指令。69.当存储器存储装置10所进入的低耗电模式是第二低耗电模式，存储器管理电路502可切断可复写式非易失性存储器模块406以及缓冲存储器510的电源，从而进入最省电的模式以减少功耗。具体来说，在存储器存储装置10进入第二低耗电模式时，存储器管理电路502可将缓冲存储器510中暂存的所有数据回存至可复写式非易失性存储器模块406，并切断可复写式非易失性存储器模块406以及缓冲存储器510的电源。70.在一范例实施例中，存储器存储装置10在第二低耗电模式中的耗电量低于存储器存储装置10在第一低耗电模式中的耗电量。于此，存储器存储装置10在第二低耗电模式中的功耗低于存储器存储装置10在第一低耗电模式中的功耗。71.在以下范例实施例中，为了说明方便，主动模式亦称为第一模式、背景模式亦称为第二模式，第一低耗电模式亦称为第三模式，并且第二低耗电模式亦称为第四模式。图7是根据本发明的一范例实施例所示出的控制存储器存储装置的操作模式的示意图。请参照图7，假设在时间点t(0)，存储器存储装置10操作于第一模式。在第一模式中，存储器存储装置10可执行主机指令，并且存储器管理电路502在执行完主机指令时可计数存储器存储装置10的闲置时间。72.在本范例实施例中，假设在时间点t(1)，可复写式非易失性存储器模块406完成来自主机系统11的最后一个指令所指示的操作。在此情形下，存储器存储装置10在时间点t(1)开始闲置。响应于存储器存储装置10开始闲置，存储器管理电路502可从时间点t(1)开始计数存储器存储装置10的闲置时间t(idle)。接着，存储器管理电路502可持续判断闲置时间t(idle)是否大于预设的闲置阈值，并在判定闲置时间t(idle)大于闲置阈值时指示存储器存储装置10由第一模式进入第三模式。73.在本范例实施例中，假设在时间点t(2)，存储器管理电路502判定闲置时间t(idle)大于闲置阈值。响应于此判定结果，在时间点t(2)之后，存储器管理电路502指示存储器存储装置10离开第一模式并进入第三模式。在此情形下，存储器存储装置10在时间点t(2)开始进入第一级的低耗电模式。在第三模式中，存储器管理电路502可从时间点t(2)开始计数存储器存储装置10的等待时间t(wait)(即，第一等待时间)。接着，存储器管理电路502可持续判断等待时间t(wait)是否大于预设的等待阈值(即，第一等待阈值)，并在判定等待时间t(wait)大于第一等待阈值时指示存储器存储装置10由第三模式进入第四模式。74.在本范例实施例中，假设在时间点t(3)，存储器管理电路502判定等待时间t(wait)大于第一等待阈值。响应于此判定结果，在时间点t(3)之后，存储器管理电路502指示存储器存储装置10离开第三模式并进入第四模式。在此情形下，存储器存储装置10在时间点t(2)开始进入第二级的低耗电模式。此第四模式的耗电量低于第三模式的耗电量。在进入第四模式之后，假设在时间点t(4)存储器管理电路502接收到来自主机系统11的新的指令(例如写入指令)。响应于此新的指令，在时间点t(4)之后，存储器管理电路502可指示存储器存储装置10离开第四模式并进入第一模式。在第一模式中，存储器管理电路502可指示可复写式非易失性存储器模块406执行此新的指令所指示的操作(例如写入操作)。75.需注意的是，在图7的范例实施例中，进入第三模式及第四模式的时间点(即，时间点t(2)、t(3))是由存储器管理电路502所自主决定的，而离开第四模式的时间点(即，时间点t(4))则是根据接收到下一个主机指令的时间点而决定的。换言之，存储器管理电路502对图7中的时间点t(2)、t(3)的决定具有控制权，而不对时间点t(4)的决定具有控制权。76.图8是根据本发明的一范例实施例所示出的存储器存储装置的操作电流值与多个模式的关系图。参照图8中与图7对应的关系图800，时间点t(3)到时间点t(4)之间第四模式的操作电流值低于时间点t(2)到时间点t(3)之间第三模式的操作电流值。77.图9是根据本发明的一范例实施例所示出的控制存储器存储装置的操作模式的示意图。请参照图9，假设在时间点t(0’)，存储器存储装置10操作于第一模式。在第一模式中，存储器存储装置10可执行主机指令，并且存储器管理电路502在执行完主机指令时可计数存储器存储装置10的闲置时间。78.在本范例实施例中，假设在时间点t(1’)，可复写式非易失性存储器模块406完成来自主机系统11的最后一个指令所指示的操作。在此情形下，存储器存储装置10在时间点t(1’)开始闲置。响应于存储器存储装置10开始闲置，存储器管理电路502可从时间点t(1’)开始计数存储器存储装置10的闲置时间t(idle)。接着，存储器管理电路502可持续判断闲置时间t(idle)是否大于预设的闲置阈值，并在判定闲置时间t(idle)大于闲置阈值时指示存储器存储装置10由第一模式进入第三模式。79.然而，存储器管理电路502可能会在符合执行背景操作的条件时，在特定时间(例如，不需处理主机指令时)指示存储器存储装置10进入第二模式。例如，存储器管理电路502可在第一模式中判断是否符合执行背景操作的条件。80.在本范例实施例中，假设在时间点t(2’)，存储器管理电路502判定闲置时间t(idle)大于闲置阈值。响应于此判定结果，在时间点t(2’)之后，存储器管理电路502指示存储器存储装置10离开第一模式并进入第三模式。在此情形下，存储器存储装置10在时间点t(2’)开始进入第一级的低耗电模式。在第三模式中，存储器管理电路502可从时间点t(2’)开始计数存储器存储装置10的等待时间t(wait’)(即，第二等待时间)。接着，响应于存储器存储装置10的状态被判定为符合执行背景操作的条件，存储器管理电路502可持续判断等待时间t(wait’)是否大于预设的等待阈值(即，第二等待阈值)，并在判定等待时间t(wait’)大于等待阈值时指示存储器存储装置10由第三模式进入第四模式。在一范例实施例中，第二等待阈值可不同于前述实施例的第一等待阈值，本发明不在此限制。例如，第二等待阈值可小于第一等待阈值。81.值得注意的是，本范例实施例在判定需要执行背景操作时，会先进入第一级的低功耗模式继续等待主机指令，相较于一般在闲置一大段时间等待主机指令后直接进入背景模式可更为省电。82.在本范例实施例中，假设在时间点t(3’)，存储器管理电路502指示存储器存储装置10进入第二模式。在第二模式中，存储器管理电路502会执行背景操作。在此情形下，等待时间t(wait’)不大于第二等待阈值。在本范例实施例中，假设在时间点t(4’)，存储器管理电路502完成背景操作。在存储器存储装置10执行完背景操作之后，存储器管理电路502指示存储器存储装置10离开第二模式并进入第三模式，并且在第三模式中计数存储器存储装置10的等待时间t(wait”)(亦称为第三等待时间)。例如，存储器管理电路502从时间点t(4’)开始计数存储器存储装置10的等待时间t(wait”)。接着，存储器管理电路502可持续判断等待时间t(wait”)是否大于预设的等待阈值(即，第三等待阈值)，并在判定等待时间t(wait”)大于等待阈值时指示存储器存储装置10由第三模式进入第四模式。在一范例实施例中，第三等待阈值可不同于第一等待阈值或第二等待阈值，本发明不在此限制。例如，存储器管理电路502可依据第一等待阈值及第二等待阈值计算第三等待阈值。例如，第三等待阈值等于第一等待阈值减去第二等待阈值。83.在本范例实施例中，假设在时间点t(5’)，存储器管理电路502判定等待时间t(wait”)大于第三等待阈值。响应于此判定结果，在时间点t(5’)之后，存储器管理电路502指示存储器存储装置10离开第三模式并进入第四模式。在此情形下，存储器存储装置10在时间点t(5’)开始进入第二级的低耗电模式。此第四模式的耗电量低于第三模式的耗电量。在进入第四模式之后，假设在时间点t(6’)存储器管理电路502接收到来自主机系统11的新的指令(例如写入指令)。响应于此新的指令，在时间点t(6’)之后，存储器管理电路502可指示存储器存储装置10离开第四模式并进入第一模式。在第一模式中，存储器管理电路502可指示可复写式非易失性存储器模块406执行此新的指令所指示的操作(例如写入操作)。84.需注意的是，在图9的范例实施例中，进入第二模式、第三模式及第四模式的时间点(即，时间点t(2’)、t(3’)、t(4’)、t(5’))是由存储器管理电路502所自主决定的，而离开第四模式的时间点(即，时间点t(6’))则是根据接收到下一个主机指令的时间点而决定的。换言之，存储器管理电路502对图7中的时间点t(2’)、t(3’)、t(4’)、t(5’)的决定具有控制权，而不对时间点t(6’)的决定具有控制权。85.图10是根据本发明的一范例实施例所示出的存储器存储装置的操作电流值与多个模式的关系图。参照图8中与图7对应的关系图800与图10中与图9对应的关系图1000，图8中时间点t(2)到时间点t(3)之间的等待时间t(wait)等于图10中时间点t(2’)到时间点t(3’)之间的等待时间t(wait’)和时间点t(4’)到时间点t(5’)之间的等待时间t(wait”)的总合。86.在一范例实施例中，若在第二模式、第三模式或第四模式中接收到来自主机系统11的新的指令，存储器管理电路502可在开始闲置时重新计数闲置时间。亦即，回到图7的时间点t(0)或图9的时间点t(0’)再次依据前述范例实施例的条件进行判断。87.图11是根据本发明的一范例实施例所示出的存储器效能优化方法的流程图。请参照图11，在步骤s1102中，在主动模式中，计数存储器存储装置的闲置时间。在步骤s1104中，响应于闲置时间大于闲置阈值，指示存储器存储装置由主动模式进入第一低耗电模式。在步骤s1106中，在第一低耗电模式中，计数存储器存储装置的第一等待时间。在步骤s1108中，响应于第一等待时间大于第一等待阈值，指示存储器存储装置由所述第一低耗电模式进入第二低耗电模式。88.然而，图11中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图11中各步骤可以实作为多个代码或是电路，本发明不加以限制。此外，图11的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。89.综上所述，本发明实施例提供的存储器效能优化方法、存储器控制电路单元以及存储器存储装置，配置不同耗电量的低耗电模式。在第一层级的低耗电模式中，缓冲存储器仍暂存必要数据，而能够在降低存储器存储装置的功耗的同时仍可快速响应主机的要求。在第二层级的低耗电模式中，存储器存储装置的耗电量更低，而能够更加省电。基于不同层级的低耗电模式，存储器存储装置可更好地在省电与系统效能之间取得平衡。此外，本发明实施例的存储器存储装置在判定需要执行背景操作时，会先进入第一级的低功耗模式继续等待主机指令，相较于一般在闲置一大段时间等待主机指令后直接进入背景模式可更为省电。90.虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属
技术领域：
：中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视后附的权利要求范围所界定的为准。91.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。当前第1页12当前第1页12
背景技术：
：：2.数码相机、移动电话与mp3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritablenon‑volatilememorymodule)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。3.一般来说，当存储器存储装置闲置一段时间后，会进入闲置模式以省电和/或执行一些背景操作。然而存储器存储装置处于闲置模式时的电力消耗较大，会无谓地增加功耗。因此，如何降低存储器存储装置的功耗是本领域技术人员所致力的议题。技术实现要素：4.本发明提供一种存储器效能优化方法、存储器控制电路单元以及存储器存储装置，可改善上述问题。5.本发明的范例实施例提供一种存储器效能优化方法，用于存储器存储装置。所述存储器存储装置包括存储器控制电路单元与可复写式非易失性存储器模块。所述存储器控制电路单元包括缓冲存储器。所述方法包括：在主动模式中，计数所述存储器存储装置的闲置时间；响应于所述闲置时间大于闲置阈值，指示所述存储器存储装置由所述主动模式进入第一低耗电模式；在所述第一低耗电模式中，计数所述存储器存储装置的第一等待时间；以及响应于所述第一等待时间大于一第一等待阈值，指示所述存储器存储装置由所述第一低耗电模式进入第二低耗电模式。其中所述第二低耗电模式的耗电量低于所述第一低耗电模式的耗电量。6.在本发明的一实施例中，上述的指示所述存储器存储装置由所述主动模式进入所述第一低耗电模式的步骤包括：将所述缓冲存储器中暂存的代码以及逻辑‑实体地址映射表以外的数据回存至所述可复写式非易失性存储器模块，并切断所述可复写式非易失性存储器模块的电源。7.在本发明的一实施例中，上述的指示所述存储器存储装置由所述第一低耗电模式进入所述第二低耗电模式的步骤包括：将所述缓冲存储器中暂存的所有数据回存至所述可复写式非易失性存储器模块，并切断所述可复写式非易失性存储器模块以及所述缓冲存储器的电源。8.在本发明的一实施例中，上述的方法还包括：响应于符合执行背景操作的条件，在所述第一低耗电模式中计数所述存储器存储装置的第二等待时间；响应于所述第二等待时间大于第二等待阈值，指示所述存储器存储装置由所述第一低耗电模式进入背景模式；在执行完所述背景操作之后，指示所述存储器存储装置由所述背景模式进入所述第一低耗电模式，并在所述第一低耗电模式中计数所述存储器存储装置的第三等待时间；以及响应于所述第三等待时间大于第三等待阈值，指示所述存储器存储装置由所述第一低耗电模式进入所述第二低耗电模式。9.在本发明的一实施例中，上述的第二等待阈值小于所述第一等待阈值。10.在本发明的一实施例中，上述的第三等待阈值等于所述第一等待阈值减去所述第二等待阈值。11.本发明的范例实施例提供一种存储器控制电路单元，用于控制包括可复写式非易失性存储器模块的存储器存储装置。所述存储器控制电路单元包括主机接口、存储器接口、缓冲存储器以及存储器管理电路。所述主机接口用以耦接至主机系统。所述存储器接口用以耦接至所述可复写式非易失性存储器模块。所述存储器管理电路耦接至所述主机接口、所述存储器接口与所述缓冲存储器。所述存储器管理电路用以在主动模式中，计数所述存储器存储装置的闲置时间。所述存储器管理电路更用以响应于所述闲置时间大于闲置阈值，指示所述存储器存储装置由所述主动模式进入第一低耗电模式。所述存储器管理电路更用以在所述第一低耗电模式中，计数所述存储器存储装置的第一等待时间。并且，所述存储器管理电路更用以响应于所述第一等待时间大于第一等待阈值，指示所述存储器存储装置由所述第一低耗电模式进入第二低耗电模式。其中所述第二低耗电模式的耗电量低于所述第一低耗电模式的耗电量。12.在本发明的一实施例中，上述的指示所述存储器存储装置由所述主动模式进入所述第一低耗电模式的操作中，所述存储器管理电路更用以将所述缓冲存储器中暂存的代码以及逻辑‑实体地址映射表以外的数据回存至所述可复写式非易失性存储器模块，并切断所述可复写式非易失性存储器模块的电源。13.在本发明的一实施例中，上述的指示所述存储器存储装置由所述第一低耗电模式进入所述第二低耗电模式的操作中，所述存储器管理电路更用以将所述缓冲存储器中暂存的所有数据回存至所述可复写式非易失性存储器模块，并切断所述可复写式非易失性存储器模块以及所述缓冲存储器的电源。14.在本发明的一实施例中，上述的存储器管理电路还用以：响应于符合执行背景操作的条件，在所述第一低耗电模式中计数所述存储器存储装置的第二等待时间；响应于所述第二等待时间大于第二等待阈值，指示所述存储器存储装置由所述第一低耗电模式进入背景模式；在执行完所述背景操作之后，指示所述存储器存储装置由所述背景模式进入所述第一低耗电模式，并在所述第一低耗电模式中计数所述存储器存储装置的第三等待时间；以及响应于所述第三等待时间大于第三等待阈值，指示所述存储器存储装置由所述第一低耗电模式进入所述第二低耗电模式。15.在本发明的一实施例中，上述的第二等待阈值小于所述第一等待阈值。16.在本发明的一实施例中，上述的第三等待阈值等于所述第一等待阈值减去所述第二等待阈值。17.本发明的范例实施例提供一种存储器存储装置，包括连接接口单元、可复写式非易失性存储器模块以及存储器控制电路单元。所述连接接口单元用以耦接至主机系统。所述存储器控制电路单元耦接至所述连接接口单元与所述可复写式非易失性存储器模块，其中所述存储器控制电路单元包括缓冲存储器。所述存储器控制电路单元用以在主动模式中，计数所述存储器存储装置的闲置时间。所述存储器控制电路单元更用以响应于所述闲置时间大于闲置阈值，指示所述存储器存储装置由所述主动模式进入第一低耗电模式。所述存储器控制电路单元更用以在所述第一低耗电模式中，计数所述存储器存储装置的第一等待时间。并且，所述存储器控制电路单元更用以响应于所述第一等待时间大于第一等待阈值，指示所述存储器存储装置由所述第一低耗电模式进入第二低耗电模式。其中所述第二低耗电模式的耗电量低于所述第一低耗电模式的耗电量。18.在本发明的一实施例中，上述的指示所述存储器存储装置由所述主动模式进入所述第一低耗电模式的操作中，所述存储器控制电路单元更用以将所述缓冲存储器中暂存的代码以及逻辑‑实体地址映射表以外的数据回存至所述可复写式非易失性存储器模块，并切断所述可复写式非易失性存储器模块的电源。19.在本发明的一实施例中，上述的指示所述存储器存储装置由所述第一低耗电模式进入所述第二低耗电模式的操作中，所述存储器控制电路单元更用以将所述缓冲存储器中暂存的所有数据回存至所述可复写式非易失性存储器模块，并切断所述可复写式非易失性存储器模块以及所述缓冲存储器的电源。20.在本发明的一实施例中，上述的存储器控制电路单元还用以：响应于符合执行背景操作的条件，在所述第一低耗电模式中计数所述存储器存储装置的第二等待时间；响应于所述第二等待时间大于第二等待阈值，指示所述存储器存储装置由所述第一低耗电模式进入背景模式；在执行完所述背景操作之后，指示所述存储器存储装置由所述背景模式进入所述第一低耗电模式，并在所述第一低耗电模式中计数所述存储器存储装置的第三等待时间；以及响应于所述第三等待时间大于第三等待阈值，指示所述存储器存储装置由所述第一低耗电模式进入所述第二低耗电模式。21.在本发明的一实施例中，上述的第二等待阈值小于所述第一等待阈值。22.在本发明的一实施例中，上述的第三等待阈值等于所述第一等待阈值减去所述第二等待阈值。23.基于上述，本发明实施例提供的存储器效能优化方法、存储器控制电路单元以及存储器存储装置，配置不同耗电量的低耗电模式。在第一层级的低耗电模式中，缓冲存储器仍暂存必要数据，而能够在降低存储器存储装置的功耗的同时仍可快速响应主机的要求。在第二层级的低耗电模式中，存储器存储装置的耗电量更低，而能够更加省电。基于不同层级的低耗电模式，存储器存储装置可更好地在省电与系统效能之间取得平衡。24.为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明25.图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图；26.图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图；27.图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图；28.图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；29.图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；30.图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图；31.图7是根据本发明的一范例实施例所示出的控制存储器存储装置的操作模式的示意图；32.图8是根据本发明的一范例实施例所示出的存储器存储装置的操作电流值与多个模式的关系图；33.图9是根据本发明的一范例实施例所示出的控制存储器存储装置的操作模式的示意图；34.图10是根据本发明的一范例实施例所示出的存储器存储装置的操作电流值与多个模式的关系图；35.图11是根据本发明的一范例实施例所示出的存储器效能优化方法的流程图。具体实施方式36.现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。37.一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritablenon‑volatilememorymodule)与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。38.图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图。39.请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccessmemory,ram)112、只读存储器(readonlymemory,rom)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆耦接至系统总线(systembus)110。40.在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10耦接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与i/o装置12耦接。例如，主机系统11可经由系统总线110将输出信号传送至i/o装置12或从i/o装置12接收输入信号。41.在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式耦接至存储器存储装置10。存储器存储装置10可例如是随身盘201、存储卡202、固态硬盘(solidstatedrive,ssd)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通信(nearfieldcommunication,nfc)存储器存储装置、无线传真(wifi)存储器存储装置、蓝牙(bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，ibeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110耦接至全球定位系统(globalpositioningsystem,gps)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式i/o装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。42.在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以计算机系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄影机、通信装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的安全数码(securedigital,sd)卡32、小型快闪(compactflash,cf)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embeddedmultimediacard,emmc)341和/或嵌入式多芯片封装(embeddedmultichippackage,emcp)存储装置342等各类型将存储器模块直接耦接于主机系统的基板上的嵌入式存储装置。43.图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。44.连接接口单元402用以将存储器存储装置10耦接至主机系统11。存储器存储装置10可通过连接接口单元402与主机系统11通信。在本范例实施例中，连接接口单元402是相容于串行高级附件(serialadvancedtechnologyattachment,sata)标准。然而，必须了解的是，本发明不限于此，连接接口单元402亦可以是符合并行高级附件(paralleladvancedtechnologyattachment,pata)标准、电气和电子工程师协会(instituteofelectricalandelectronicengineers,ieee)1394标准、高速周边零件连接接口(peripheralcomponentinterconnectexpress,pciexpress)标准、通用串行总线(universalserialbus,usb)标准、sd接口标准、超高速一代(ultrahighspeed‑i,uhs‑i)接口标准、超高速二代(ultrahighspeed‑ii,uhs‑ii)接口标准、存储棒(memorystick,ms)接口标准、mcp接口标准、mmc接口标准、emmc接口标准、通用快闪存储器(universalflashstorage,ufs)接口标准、emcp接口标准、cf接口标准、整合式驱动电子接口(integrateddeviceelectronics,ide)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。45.存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。46.可复写式非易失性存储器模块406是耦接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(singlelevelcell,slc)nand型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(multilevelcell,mlc)nand型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(triplelevelcell，tlc)nand型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(quadlevelcell，qlc)nand型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。47.可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。48.在本范例实施例中，可复写式非易失性存储器模块406的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效位(leastsignificantbit，lsb)是属于下实体程序化单元，并且一存储单元的最高有效位(mostsignificantbit，msb)是属于上实体程序化单元。一般来说，在mlcnand型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。49.在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,b)。然而，在其他范例实施例中，数据位元区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。50.图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504及存储器接口506。51.存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。52.在本范例实施例中，存储器管理电路502的控制指令是以固件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。53.在另一范例实施例中，存储器管理电路502的控制指令亦可以代码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(bootcode)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。54.此外，在另一范例实施例中，存储器管理电路502的控制指令亦可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是耦接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个代码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。55.主机接口504是耦接至存储器管理电路502。存储器管理电路502可通过主机接口504与主机系统11通信。主机接口504可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口504来传送至存储器管理电路502。此外，存储器管理电路502可通过主机接口504将数据传送至主机系统11。在本范例实施例中，主机接口504是相容于sata标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是相容于pata标准、ieee1394标准、pciexpress标准、usb标准、sd标准、uhs‑i标准、uhs‑ii标准、ms标准、mmc标准、emmc标准、ufs标准、cf标准、ide标准或其他适合的数据传输标准。56.存储器接口506是耦接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或代码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。57.在一范例实施例中，存储器控制电路单元404还包括错误检查与校正电路508、缓冲存储器510与电源管理电路512。58.错误检查与校正电路508是耦接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(errorcorrectingcode,ecc)和/或错误检查码(errordetectingcode，edc)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。59.缓冲存储器510是耦接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。缓冲存储器510可以是静态随机存取存储器(staticrandomaccessmemory,sram)、或动态随机存取存储器(dynamicrandomaccessmemory,dram)等，本发明并不加以限制。电源管理电路512是耦接至存储器管理电路502并且用以控制存储器存储装置10的电源。60.在一范例实施例中，图4的可复写式非易失性存储器模块406亦称为快闪(flash)存储器模块，且存储器控制电路单元404亦称为用于控制快闪存储器模块的快闪存储器控制器。在一范例实施例中，图5的存储器管理电路502亦称为快闪存储器管理电路。61.图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路502可将可复写式非易失性存储器模块406的实体单元610(0)～610(b)逻辑地分组至存储区601与闲置区602。存储区601中的实体单元610(0)～610(a)以及闲置区602中的实体单元610(a 1)～610(b)是用以存储来自于主机系统11的数据。具体来说，存储区601的实体单元是被视为已存储数据的实体单元，而闲置区602的实体单元是用以替换存储区601的实体单元。也就是说，当从主机系统11接收到写入指令与欲写入的数据时，存储器管理电路502会使用从闲置区602中提取实体单元来写入数据，以替换存储区601的实体单元。62.在本范例实施例中，每一个实体单元是指一个实体抹除单元。然而，在另一范例实施例中，一个实体单元亦可以是指一个实体地址、一个实体程序化单元或由多个连续或不连续的实体地址组成。存储器管理电路502会配置逻辑单元612(0)～612(c)以映射存储区601中的实体单元610(0)～610(a)。在本范例实施例中，每一个逻辑单元是指一个逻辑地址。然而，在另一范例实施例中，一个逻辑单元也可以是指一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成。此外，逻辑单元612(0)～612(c)中的每一者可被映射至一或多个实体单元。63.存储器管理电路502可将逻辑单元与实体单元之间的映射关系(亦称为逻辑‑实体地址映射关系)记录于至少一逻辑‑实体地址映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑‑实体地址映射表来执行对于存储器存储装置10的数据存取操作。64.在预设情况下，存储器存储装置10是操作在主动模式(activemode)。在主动模式中，存储器管理电路502可接收来自主机系统11的指令，以执行数据读取、数据写入或数据抹除等操作。例如，根据来自主机系统11的读取指令，存储器管理电路502可从可复写式非易失性存储器模块406读取主机系统11所请求的数据。或者，根据来自主机系统11的写入指令，存储器管理电路502可将来自主机系统11的数据写入至可复写式非易失性存储器模块406。或者，根据来自主机系统11的删除指令，存储器管理电路502可将主机系统11所指示的数据从可复写式非易失性存储器模块406抹除。65.在某些情况下，存储器管理电路502可指示存储器存储装置10进入背景模式(backgroundmode)。在背景模式中，存储器管理电路502可执行背景操作。一般来说，背景操作不包含由主机系统11所指示执行的操作。例如，背景操作可包括由存储器管理电路502自主执行的各式管理操作，包括用于释放闲置实体单元的数据整并操作(亦称为垃圾回收操作)、用于延长存储器存储装置10的寿命的损耗平衡操作和/或用于更新系统信息(或管理信息)的表格更新操作等等。此外，在进入背景模式之后，存储器管理电路502可指示存储器存储装置10离开背景模式并进入主动模式，以处理来自主机系统11的指令。另一方面，在执行完背景操作之后，存储器管理电路502可指示存储器存储装置10离开背景模式并进入低耗电模式。66.在一范例实施例中，存储器管理电路502可依据存储器存储装置10的当前状态判断是否符合执行背景操作的条件。响应于判定符合执行背景操作的条件，存储器管理电路502可指示存储器存储装置10进入背景模式。举例来说，当依据存储器存储装置10属于闲置状态一段时间(例如，在预设时间未从主机系统11接收到任何指令)或者当闲置区602中空的实体单元的数目小于预设门槛值时，存储器管理电路502会对存储区601中的有效数据进行数据整并操作，以释放出空的实体单元。此外，损耗平衡操作、表格更新操作或其他的背景操作分别有对应的执行条件，在此不逐一赘述。67.在某些情况下，存储器管理电路502可指示存储器存储装置10进入低耗电模式。在低耗电模式中，存储器管理电路502可不执行任何由主机系统11所指示执行的操作或背景操作。在一范例实施例中，低耗电模式可设定为多个等级，不同等级的低耗电模式限定了存储器存储装置10中各项元件的运作。68.例如，假设低耗电模式设定为两个等级，包括第一低耗电模式以及第二低耗电模式。当存储器存储装置10所进入的低耗电模式是第一低耗电模式，存储器管理电路502可切断可复写式非易失性存储器模块406的电源并在缓冲存储器510中仅存储必要的数据，例如固件运行的代码以及必要的映射表。具体来说，在存储器存储装置10进入第一低耗电模式时，存储器管理电路502可将缓冲存储器510中暂存的代码以及逻辑‑实体地址映射表以外的数据回存至可复写式非易失性存储器模块406，并切断可复写式非易失性存储器模块406的电源。换言之，在第一低耗电模式中，存储器管理电路502不会切断缓冲存储器510的电源，缓冲存储器510仍可存储必要数据。于此，在第一低耗电模式接收到来自主机系统11的指令时，存储器管理电路可快速响应主机指令。69.当存储器存储装置10所进入的低耗电模式是第二低耗电模式，存储器管理电路502可切断可复写式非易失性存储器模块406以及缓冲存储器510的电源，从而进入最省电的模式以减少功耗。具体来说，在存储器存储装置10进入第二低耗电模式时，存储器管理电路502可将缓冲存储器510中暂存的所有数据回存至可复写式非易失性存储器模块406，并切断可复写式非易失性存储器模块406以及缓冲存储器510的电源。70.在一范例实施例中，存储器存储装置10在第二低耗电模式中的耗电量低于存储器存储装置10在第一低耗电模式中的耗电量。于此，存储器存储装置10在第二低耗电模式中的功耗低于存储器存储装置10在第一低耗电模式中的功耗。71.在以下范例实施例中，为了说明方便，主动模式亦称为第一模式、背景模式亦称为第二模式，第一低耗电模式亦称为第三模式，并且第二低耗电模式亦称为第四模式。图7是根据本发明的一范例实施例所示出的控制存储器存储装置的操作模式的示意图。请参照图7，假设在时间点t(0)，存储器存储装置10操作于第一模式。在第一模式中，存储器存储装置10可执行主机指令，并且存储器管理电路502在执行完主机指令时可计数存储器存储装置10的闲置时间。72.在本范例实施例中，假设在时间点t(1)，可复写式非易失性存储器模块406完成来自主机系统11的最后一个指令所指示的操作。在此情形下，存储器存储装置10在时间点t(1)开始闲置。响应于存储器存储装置10开始闲置，存储器管理电路502可从时间点t(1)开始计数存储器存储装置10的闲置时间t(idle)。接着，存储器管理电路502可持续判断闲置时间t(idle)是否大于预设的闲置阈值，并在判定闲置时间t(idle)大于闲置阈值时指示存储器存储装置10由第一模式进入第三模式。73.在本范例实施例中，假设在时间点t(2)，存储器管理电路502判定闲置时间t(idle)大于闲置阈值。响应于此判定结果，在时间点t(2)之后，存储器管理电路502指示存储器存储装置10离开第一模式并进入第三模式。在此情形下，存储器存储装置10在时间点t(2)开始进入第一级的低耗电模式。在第三模式中，存储器管理电路502可从时间点t(2)开始计数存储器存储装置10的等待时间t(wait)(即，第一等待时间)。接着，存储器管理电路502可持续判断等待时间t(wait)是否大于预设的等待阈值(即，第一等待阈值)，并在判定等待时间t(wait)大于第一等待阈值时指示存储器存储装置10由第三模式进入第四模式。74.在本范例实施例中，假设在时间点t(3)，存储器管理电路502判定等待时间t(wait)大于第一等待阈值。响应于此判定结果，在时间点t(3)之后，存储器管理电路502指示存储器存储装置10离开第三模式并进入第四模式。在此情形下，存储器存储装置10在时间点t(2)开始进入第二级的低耗电模式。此第四模式的耗电量低于第三模式的耗电量。在进入第四模式之后，假设在时间点t(4)存储器管理电路502接收到来自主机系统11的新的指令(例如写入指令)。响应于此新的指令，在时间点t(4)之后，存储器管理电路502可指示存储器存储装置10离开第四模式并进入第一模式。在第一模式中，存储器管理电路502可指示可复写式非易失性存储器模块406执行此新的指令所指示的操作(例如写入操作)。75.需注意的是，在图7的范例实施例中，进入第三模式及第四模式的时间点(即，时间点t(2)、t(3))是由存储器管理电路502所自主决定的，而离开第四模式的时间点(即，时间点t(4))则是根据接收到下一个主机指令的时间点而决定的。换言之，存储器管理电路502对图7中的时间点t(2)、t(3)的决定具有控制权，而不对时间点t(4)的决定具有控制权。76.图8是根据本发明的一范例实施例所示出的存储器存储装置的操作电流值与多个模式的关系图。参照图8中与图7对应的关系图800，时间点t(3)到时间点t(4)之间第四模式的操作电流值低于时间点t(2)到时间点t(3)之间第三模式的操作电流值。77.图9是根据本发明的一范例实施例所示出的控制存储器存储装置的操作模式的示意图。请参照图9，假设在时间点t(0’)，存储器存储装置10操作于第一模式。在第一模式中，存储器存储装置10可执行主机指令，并且存储器管理电路502在执行完主机指令时可计数存储器存储装置10的闲置时间。78.在本范例实施例中，假设在时间点t(1’)，可复写式非易失性存储器模块406完成来自主机系统11的最后一个指令所指示的操作。在此情形下，存储器存储装置10在时间点t(1’)开始闲置。响应于存储器存储装置10开始闲置，存储器管理电路502可从时间点t(1’)开始计数存储器存储装置10的闲置时间t(idle)。接着，存储器管理电路502可持续判断闲置时间t(idle)是否大于预设的闲置阈值，并在判定闲置时间t(idle)大于闲置阈值时指示存储器存储装置10由第一模式进入第三模式。79.然而，存储器管理电路502可能会在符合执行背景操作的条件时，在特定时间(例如，不需处理主机指令时)指示存储器存储装置10进入第二模式。例如，存储器管理电路502可在第一模式中判断是否符合执行背景操作的条件。80.在本范例实施例中，假设在时间点t(2’)，存储器管理电路502判定闲置时间t(idle)大于闲置阈值。响应于此判定结果，在时间点t(2’)之后，存储器管理电路502指示存储器存储装置10离开第一模式并进入第三模式。在此情形下，存储器存储装置10在时间点t(2’)开始进入第一级的低耗电模式。在第三模式中，存储器管理电路502可从时间点t(2’)开始计数存储器存储装置10的等待时间t(wait’)(即，第二等待时间)。接着，响应于存储器存储装置10的状态被判定为符合执行背景操作的条件，存储器管理电路502可持续判断等待时间t(wait’)是否大于预设的等待阈值(即，第二等待阈值)，并在判定等待时间t(wait’)大于等待阈值时指示存储器存储装置10由第三模式进入第四模式。在一范例实施例中，第二等待阈值可不同于前述实施例的第一等待阈值，本发明不在此限制。例如，第二等待阈值可小于第一等待阈值。81.值得注意的是，本范例实施例在判定需要执行背景操作时，会先进入第一级的低功耗模式继续等待主机指令，相较于一般在闲置一大段时间等待主机指令后直接进入背景模式可更为省电。82.在本范例实施例中，假设在时间点t(3’)，存储器管理电路502指示存储器存储装置10进入第二模式。在第二模式中，存储器管理电路502会执行背景操作。在此情形下，等待时间t(wait’)不大于第二等待阈值。在本范例实施例中，假设在时间点t(4’)，存储器管理电路502完成背景操作。在存储器存储装置10执行完背景操作之后，存储器管理电路502指示存储器存储装置10离开第二模式并进入第三模式，并且在第三模式中计数存储器存储装置10的等待时间t(wait”)(亦称为第三等待时间)。例如，存储器管理电路502从时间点t(4’)开始计数存储器存储装置10的等待时间t(wait”)。接着，存储器管理电路502可持续判断等待时间t(wait”)是否大于预设的等待阈值(即，第三等待阈值)，并在判定等待时间t(wait”)大于等待阈值时指示存储器存储装置10由第三模式进入第四模式。在一范例实施例中，第三等待阈值可不同于第一等待阈值或第二等待阈值，本发明不在此限制。例如，存储器管理电路502可依据第一等待阈值及第二等待阈值计算第三等待阈值。例如，第三等待阈值等于第一等待阈值减去第二等待阈值。83.在本范例实施例中，假设在时间点t(5’)，存储器管理电路502判定等待时间t(wait”)大于第三等待阈值。响应于此判定结果，在时间点t(5’)之后，存储器管理电路502指示存储器存储装置10离开第三模式并进入第四模式。在此情形下，存储器存储装置10在时间点t(5’)开始进入第二级的低耗电模式。此第四模式的耗电量低于第三模式的耗电量。在进入第四模式之后，假设在时间点t(6’)存储器管理电路502接收到来自主机系统11的新的指令(例如写入指令)。响应于此新的指令，在时间点t(6’)之后，存储器管理电路502可指示存储器存储装置10离开第四模式并进入第一模式。在第一模式中，存储器管理电路502可指示可复写式非易失性存储器模块406执行此新的指令所指示的操作(例如写入操作)。84.需注意的是，在图9的范例实施例中，进入第二模式、第三模式及第四模式的时间点(即，时间点t(2’)、t(3’)、t(4’)、t(5’))是由存储器管理电路502所自主决定的，而离开第四模式的时间点(即，时间点t(6’))则是根据接收到下一个主机指令的时间点而决定的。换言之，存储器管理电路502对图7中的时间点t(2’)、t(3’)、t(4’)、t(5’)的决定具有控制权，而不对时间点t(6’)的决定具有控制权。85.图10是根据本发明的一范例实施例所示出的存储器存储装置的操作电流值与多个模式的关系图。参照图8中与图7对应的关系图800与图10中与图9对应的关系图1000，图8中时间点t(2)到时间点t(3)之间的等待时间t(wait)等于图10中时间点t(2’)到时间点t(3’)之间的等待时间t(wait’)和时间点t(4’)到时间点t(5’)之间的等待时间t(wait”)的总合。86.在一范例实施例中，若在第二模式、第三模式或第四模式中接收到来自主机系统11的新的指令，存储器管理电路502可在开始闲置时重新计数闲置时间。亦即，回到图7的时间点t(0)或图9的时间点t(0’)再次依据前述范例实施例的条件进行判断。87.图11是根据本发明的一范例实施例所示出的存储器效能优化方法的流程图。请参照图11，在步骤s1102中，在主动模式中，计数存储器存储装置的闲置时间。在步骤s1104中，响应于闲置时间大于闲置阈值，指示存储器存储装置由主动模式进入第一低耗电模式。在步骤s1106中，在第一低耗电模式中，计数存储器存储装置的第一等待时间。在步骤s1108中，响应于第一等待时间大于第一等待阈值，指示存储器存储装置由所述第一低耗电模式进入第二低耗电模式。88.然而，图11中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图11中各步骤可以实作为多个代码或是电路，本发明不加以限制。此外，图11的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。89.综上所述，本发明实施例提供的存储器效能优化方法、存储器控制电路单元以及存储器存储装置，配置不同耗电量的低耗电模式。在第一层级的低耗电模式中，缓冲存储器仍暂存必要数据，而能够在降低存储器存储装置的功耗的同时仍可快速响应主机的要求。在第二层级的低耗电模式中，存储器存储装置的耗电量更低，而能够更加省电。基于不同层级的低耗电模式，存储器存储装置可更好地在省电与系统效能之间取得平衡。此外，本发明实施例的存储器存储装置在判定需要执行背景操作时，会先进入第一级的低功耗模式继续等待主机指令，相较于一般在闲置一大段时间等待主机指令后直接进入背景模式可更为省电。90.虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属
技术领域：
：中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视后附的权利要求范围所界定的为准。91.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。当前第1页12当前第1页12
再多了解一些
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