量子硬件的控制方法及装置与流程

1.本技术实施例涉及量子技术中的量子计算技术领域，尤其涉及一种量子硬件的控制方法及装置。


背景技术：

2.随着量子技术的不断发展与进步，人们可以借助量子硬件实现量子计算，其中，量子硬件是可用于遵循量子力学规律进行计算、存储以及处理量子信息的装置。其具体实现可以是量子计算机等。同时，量子硬件的性能得到了逐步提升，越来越多种类的量子硬件投入应用，使得量子硬件上能够实现的量子算法更加丰富。
3.现有技术中，量子电路是量子硬件实现量子计算时的基本单位，量子硬件能够根据量子电路的规定进行量子计算。而作为实验人员在使用量子硬件时，所需要进行的一个基本操作就是编写量子电路，并通过向量子硬件发送控制信号的方式，控制量子硬件实现量子电路。
4.采用现有技术，实验人员希望量子硬件实现量子电路时，还需要依赖于实验人员的经验对发送给量子硬件的脉冲进行排序与组合，导致了实验人员对量子硬件进行控制时的自动化程度、智能化程度较低。


技术实现要素：

5.本技术提供了一种用于量子硬件的控制方法及装置，用于解决现有技术中对量子硬件进行控制时自动化程度、智能化程度较低的技术问题。
6.本技术第一方面提供了一种量子硬件的控制方法，能够根据实验人员输入的量子硬件的工作参数和量子电路的电路参数，确定出目标脉冲序列，并将目标脉冲序列输出到量子硬件，使得量子硬件根据目标脉冲序列实现量子电路。因此能够根据实验人员输入的工作参数和电路参数即可确定目标脉冲序列，从而代替实验人员依靠经验设计和实现控制量子硬件的脉冲，通过更加自动化的脉冲生成方式，提高了对量子硬件进行控制时的智能化程度。
7.在本技术第一方面一实施例中，作为执行主体的计算机获取工作参数和电路参数后，首先根据工作参数和电路参数生成初始脉冲序列。例如，当计算机获取了量子电路的电路参数，并获得用于实现量子电路的量子硬件的电路参数后，可以首先生成初始脉冲序列，然后再对脉冲序列进行相位以及时间上的调整(又可被称为调度)之后，生成最终的目标脉冲序列。并且当生成初始脉冲序列之后，计算机还需要对初始脉冲进行进一步的调整，所述调整至少包括了通过第一预设规则对初始脉冲的相位的调整以及通过第二预设规则对时间的调整，从而对整个初始脉冲序列进行全局时间规划以及脉冲序列调度之后，得到可实际输出的目标脉冲序列。
8.在本技术第一方面一实施例中，根据第一预设规则对初始脉冲序列进行调整得到中间脉冲序列具体包括：对于初始脉冲序列中相邻的第一脉冲(如图5所示的脉冲x，脉冲开
始时间点记为t
a
)和第二脉冲(如图5所示的脉冲h，脉冲开始时间点记为t
b
)，通过调整所述第一脉冲的缓冲时间长度t
abuffer
和所述第二脉冲的缓冲时间长度t
bbuffer
，得到中间脉冲序列，其中，在中间脉冲序列中所述第一脉冲的开始时间t
a
和所述第二脉冲的开始时间t
b
满足
[0009][0010]
其中，n为任意整数值，ω
d
为驱动频率，t
ag
为第一脉冲对应的量子门的执行时长，也就是第一脉冲的持续时长。随后可以通过选取调整n的取值，使得t
bbuffer≈
t
b
，从而使得本技术使用第一预设规则在设定脉冲开始时间时，通过计算脉冲时间轴左侧时长来调整缓冲时长，以达到特定脉冲通道的相位要求。
[0011]
因此，本技术通过上述第一预设规则的引入，可以在计算机生成初始脉冲序列脉冲之后，对初始脉冲序列中的脉冲进行时间规划以使得其能够实现相应的量子任务，尤其是通过对缓冲时间(buffer time)的调整来保证脉冲之间的相位关系，以及单个量子比特上全局相位的掌控。
[0012]
在本技术第一方面一实施例中，由于引入了缓冲时间的概念，因此，可以通过缓冲时间的调整，从而实现单个比特脉冲相位的调整，即不需要额外的脉冲或磁通去驱动量子比特，而是通过改变z量子门时间轴右边所有单比特量子门相位(两比特量子门需特殊处理)，而实现virtual z量子门。从而能够以全微波控制实现任意单比特量子门，避免不必要的磁通噪声，同时减小脉冲序列时长。
[0013]
其中，当量子电路中第一量子门和第二量子门之间包括单比特的z
θ1
门(旋转角度为θ1的z旋转门)，可以通过调整脉冲序列中第一量子门对应的第三脉冲的开始时间与初始脉冲序列中第二量子门对应的第四脉冲的开始时间得到中间脉冲序列，并使得中间脉冲序列满足如下时，实现第一量子门和第二量子门之间的单比特的z
θ1
门。
[0014][0015]
其中，t
u1g
为第三脉冲对应的量子门的执行时长，t
u1buffer
为所述第三脉冲的缓冲时间长度，t
u3buffer
为第四脉冲的缓冲时间长度，t
z
为产生所述单比特z量子门相位差的时间。
[0016]
当量子电路中第三量子门和第四量子门之间包括两比特z量子门并且旋转角度为θ2时，可以通过调整第三量子门对应的第五脉冲的开始时间、两比特量子门中cr量子门的开始时间以及第四量子门对应的第六脉冲的开始时间满足如下时，实现两比特的z
θ2
门。
[0017][0018][0019]
其中，t
gu2
为第五脉冲对应的量子门的执行时长，t
u2buffer
为所述第五脉冲的缓冲时间长度，t
crbuffer
为所述述cr量子门的缓冲时间长度，t
crbuffer
为所述cr量子门的执行时长，t
z
为产生所述两比特z量子门相位差的时间，t
u4buffer
为所述第六脉冲的缓冲时间长度。
[0020]
综上，本实施例中，通过缓冲时间的调整实现相邻脉冲之间相位的调整，进而当相邻脉冲之间需要设置z量子门时，可以通过缓冲时间的调整代替z量子门，由此实现了通过virtual z量子门门减小脉冲序列总时长以及磁通控制产生的噪声，在每一个量子比特对
应的脉冲序列上，磁通脉冲序列的分量的振幅均为零，使得计算机不需要向量子硬件输出磁通分量，避免了引入不必要的磁通噪声，增加了对量子硬件进行控制时的稳定性。
[0021]
在本技术第一方面一实施例中，本技术实施例中所提供的第二预设规则用于对脉冲序列进行调度，所述调度的目的是使得序列在真实量子系统下，对量子硬件的控制效果达到最优化，第二预设规则可用于考虑所生成的脉冲序列的保真度。第二预设规则至少包括以下两个子规则，第一子规则为：在量子硬件通过两个量子比特执行初始脉冲序列中的两比特脉冲时，两个量子比特上无同步运行的单比特量子门，也就是说，两比特量子门必须在两个比特都余闲时运行。两比特量子门运行时，参与两比特量子门的两个比特上不能有单比特量子门同步运行。也就是说，在满足其他规则要求的基础上，所有量子比特上的脉冲时长总和需要达到最短，其中，a、可以通过所有量子比特上的首个脉冲需要尽可能晚开始、以及b、一旦量子比特上的脉冲序列开始，量子比特上的所有量子门在满足以上限制的基础上需要尽早开始，并尽早结束，两个方面来使得持续时间最短。
[0022]
因此，本实施例提供的量子硬件的控制方法中，计算机可以在生成初始脉冲序列并对初始脉冲序列经过第一预设规则的处理之后，根据第二预设规则对中间脉冲序列进行调整，使得最终向量子硬件输出的目标脉冲序列满足包括脉冲相位关系，最小化脉冲总时长，相邻脉冲之间的缓冲时间等多个真实量子硬件以及量子系统的限制，符合实际硬件操作要求。并且通过virtual z门减小脉冲序列总时长以及磁通控制产生的噪声，通过对缓冲时间的调整实现全程脉冲相位的调控，从而可以输出具有高保真度的目标脉冲序列，尤其是着重考虑了实践中各种规则及限制条件，使得实际向量子硬件输出的脉冲序列更加实用化。
[0023]
在本技术第一方面一实施例中，所述向量子硬件输出的目标脉冲序列，实际包括了向所述量子硬件输出所述目标脉冲序列对应的i通道序列、q通道序列以及磁通通道序列；其中，所述磁通通道序列的振幅为零。使得本技术更加贴近于实际的应用实现，可适用于多种不同的应用场景中。
[0024]
在本技术第一方面一实施例中，在生成目标脉冲序列之后，还可以在显示界面上显示目标脉冲序列的波形图，从而更加直观地向实验人员展示出所生成的目标脉冲序列。使得实验人员可以及时了解计算机的工作进度以及通过显示界面确定计算机是否生成了准确的目标脉冲序列，提高了实验人员与计算机之间的交互，进而提高工作效率。
[0025]
在本技术第一方面一实施例中，所述量子硬件的工作参数包括：所述量子硬件中每个量子比特的比特频率、比特失谐性和比特间耦合；和/或，所述量子电路的电路参数包括：所述量子电路中量子门的种类、每个种类的量子门对应的旋转门角度，以及每个种类的量子门对应的执行时长。使得本技术实施例可以由实验人员输入较多类型的参数，使得计算机能够根据更多类型的电路参数和工作参数，更为准确、有效地生成目标脉冲序列。
[0026]
本技术第二方面提供一种量子硬件的控制装置，可用于执行如本技术第一方面提供的量子硬件的控制方法，该装置包括：获取模块，用于获取量子硬件的工作参数，以及待实现的量子电路的电路参数；确定模块，用于根据所述工作参数和所述电路参数，确定目标脉冲序列；其中，所述目标脉冲序列用于控制所述量子硬件实现所述量子电路；输出模块，用于向所述量子硬件输出所述目标脉冲序列。
[0027]
在本技术第二方面一实施例中，所述确定模块具体用于，根据所述工作参数和所
述电路参数生成初始脉冲序列；根据第一预设规则，对所述初始脉冲序列中脉冲的相位进行调整得到中间脉冲序列，并根据第二预设规则，对所述中间脉冲序列中脉冲的开始时间以及结束时间进行调整，得到所述目标脉冲序列。
[0028]
在本技术第二方面一实施例中，所述确定模块具体用于，对于初始脉冲序列中相邻的第一脉冲和第二脉冲，通过调整所述第一脉冲的缓冲时间长度t
abuffer
和所述第二脉冲的缓冲时间长度t
bbuffer
得到所述中间脉冲序列，其中，所述中间脉冲序列中的所述第一脉冲的开始时间t
a
和所述第二脉冲的开始时间t
b
满足如下关系：
[0029][0030]
其中，所述缓冲时间长度为在脉冲两侧增加的一段时间的长度，用于调整脉冲与相邻脉冲之间的相位关系；n为整数，ωd为驱动频率，tag为第一脉冲对应的量子门的执行时长。
[0031]
在本技术第二方面一实施例中，当所述量子电路中第一量子门和第二量子门之间包括单比特的z量子门，且所述单比特z量子门的旋转角度为θ1，调整所述初始脉冲序列中所述第一量子门对应的第三脉冲的开始时间t
c
和所述初始脉冲序列中所述第二量子门对应的第四脉冲的开始时间t
d
得到所述中间脉冲序列，其中，所述中间脉冲序列满足如下关系
[0032][0033]
其中，t
u1g
为第三脉冲对应的量子门的执行时长，t
u1buffer
为所述第三脉冲的缓冲时间长度，t
u3buffer
为所述第四脉冲的缓冲时间长度，t
z
为产生所述单比特z量子门相位差的时间；
[0034]
在本技术第二方面一实施例中，所述确定模块具体用于，当所述量子电路中第三量子门和第四量子门之间包括两比特z量子门，且所述两比特z量子门的旋转角度为θ2，将所述初始脉冲序列中所述第三量子门对应的所述第五脉冲的开始时间t
e
、所述初始脉冲序列中所述第四量子门对应的第六脉冲的开始时间t
g
以及所述两比特z量子门中cr量子门的开始时间t
f
得到所述中间脉冲序列，其中，所述中间脉冲序列满足如下关系：
[0035]
和
[0036][0037]
其中，t
gu2
为第五脉冲对应的量子门的执行时长，t
u2buffer
为所述第五脉冲的缓冲时间长度，t
crbuffer
为所述cr量子门的缓冲时间长度，t
crbuffer
为所述cr量子门的执行时长，t
z
为产生所述两比特z量子门相位差的时间，t
u4buffer
为所述第六脉冲的缓冲时间长度。
[0038]
在本技术第二方面一实施例中，所述第二预设规则包括：在所述量子硬件通过两个量子比特执行所述目标脉冲序列中的两比特脉冲时，所述两个量子比特上无同步运行的单比特量子门，且所述目标脉冲序列的持续时间最短。
[0039]
在本技术第二方面一实施例中，所述确定模块根据所述第二预设规则中的第二子规则对初始脉冲序列中的脉冲进行处理，具体包括：确定所述中间脉冲序列的总时长，以及
所述中间脉冲序列中，第一量子门对应的脉冲的开始时间与结束时间；若所述第一量子门满足预设条件，且所述第一量子门在第一方向上相邻的第二量子门不满足预设条件，则将所述第一量子门的开始时间与结束时间向所述第二量子门方向移动，得到目标脉冲序列；其中，所述预设条件包括：所述第一量子门在第一方向上与所述第二量子门之间间隔的时间长度大于所述第一量子门和所述第二量子门的缓冲时间之和，且所述第二量子门与其在第一方向上相邻的第三量子门之间间隔的时间长度小于所述第二量子门和所述第三量子门的缓冲时间之和。
[0040]
在本技术第二方面一实施例中，所述输出模块具体用于，向所述量子硬件输出所述目标脉冲序列对应的i通道序列、q通道序列以及磁通通道序列；其中，所述磁通通道序列的振幅为零。
[0041]
在本技术第二方面一实施例中，所述装置还包括：显示模块，用于在显示界面上显示所述目标脉冲序列的波形图。
[0042]
在本技术第二方面一实施例中，所述量子硬件的工作参数包括：所述量子硬件中每个量子比特的比特频率、比特失谐性和比特间耦合；和/或，所述量子电路的电路参数包括：所述量子电路中量子门的种类、每个种类的量子门对应的旋转门角度，以及每个种类的量子门对应的执行时长。
[0043]
本技术第三方面提供一种电子设备，包括：至少一个处理器；以及
[0044]
与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行本技术第一方面任一项所述的方法。
[0045]
本技术第四方面提供一种存储有计算机指令的非瞬时计算机可读存储介质，所述计算机指令用于使所述计算机执行如本技术第一方面任一项所述的方法。
[0046]
根据本技术的量子硬件的控制方法中，作为执行主体的计算机可以根据实验人员输入的量子硬件的工作参数和量子电路的电路参数，确定出目标脉冲序列，并将目标脉冲序列输出到量子硬件，使得量子硬件根据目标脉冲序列实现量子电路。因此，由于本实施例能够根据实验人员输入的工作参数和电路参数即可确定目标脉冲序列，从而代替实验人员依靠经验设计和实现控制量子硬件的脉冲，通过更加自动化的脉冲生成方式，提高了对量子硬件进行控制时的智能化程度。
[0047]
并且，本技术实施例由于可以根据实验人员输入的电路参数设计脉冲，使得计算机可以实现根据不同的量子电路的电路参数设计不同的脉冲，从而提高了实验人员设计量子电路时的灵活性和自由程度，使得实验人员可以将任意量子电路的电路参数输入到计算机后，计算机都可以根据电路参数生成控制量子硬件实现量子电路的脉冲序列。同时，本技术实施例由于还可以根据量子硬件的工作参数生成脉冲序列，使得计算机可以连接任意型号或者种类的量子硬件，实验人员可以不再局限于一台量子硬件而是更换不同的量子硬件，并通过输入量子硬件的工作参数的方式，使得计算机能够生成用于控制不同的量子硬件实现量子电路的脉冲序列，极大地丰富了本技术的可扩展性。
[0048]
应当理解，本部分所描述的内容并非旨在标识本技术的实施例的关键或重要特征，也不用于限制本技术的范围。本技术的其它特征将通过以下的说明书而变得容易理解。
附图说明
[0049]
附图用于更好地理解本方案，不构成对本技术的限定。其中：
[0050]
图1为本技术应用场景的示意图；
[0051]
图2为本技术提供的量子硬件的控制方法一实施例的流程示意图；
[0052]
图3为一种量子电路的示意图；
[0053]
图4为本技术提供的目标脉冲序列一实施例的示意图；
[0054]
图5为本技术提供的第一预设规则的示意图；
[0055]
图6为本技术提供的虚拟z量子门的示意图；
[0056]
图7为本技术提供的第二预设规则的示意图；
[0057]
图8为本技术提供的初始脉冲序列的示意图；
[0058]
图9为本技术提供的量子硬件的控制装置一实施例的结构示意图；
[0059]
图10为本技术提供的量子硬件的控制装置另一实施例的结构示意图；
[0060]
图11是用来实现本技术实施例的量子硬件控制方法的电子设备的框图。
具体实施方式
[0061]
以下结合附图对本技术的示范性实施例做出说明，其中包括本技术实施例的各种细节以助于理解，应当将它们认为仅仅是示范性的。因此，本领域普通技术人员应当认识到，可以对这里描述的实施例做出各种改变和修改，而不会背离本技术的范围和精神。同样，为了清楚和简明，以下的描述中省略了对公知功能和结构的描述。
[0062]
在正式介绍本技术实施例之前，先结合附图，对本技术所应用的场景以及现有技术中存在的问题进行介绍。
[0063]
图1为本技术应用场景的示意图，如图1所示，本技术应用在量子技术中，量子计算技术的硬件实现场景中，其中，量子硬件3是可用于遵循量子力学规律进行计算、存储以及处理量子信息的装置，其具体实现可以是量子计算机等。同时，随着今年来量子技术的不断发展，量子硬件3的性能得到了逐步提升，越来越多种类的量子硬件3投入应用，使得量子硬件上能够实现的量子算法更加丰富。
[0064]
同时，由于超导半导体(complementary metal oxide semiconductor，简称：cmos)具有易于调控以及相干时间较长等优势，被广泛应用在量子硬件3中来实现量子信息的处理，而为了使超导半导体进行量子计算，需要向量子硬件3输出控制信号的方式，来控制超导半导体实现不同的量子电路，所述控制信号可以是微波脉冲和磁通。
[0065]
因此，在如图1所示的场景中，实验人员可以通过计算机1连接的任意波形发生器(arbitrary wave generator，简称：awg)2，向量子硬件输出控制信号，控制量子硬件3实现特定的量子电路；或者，在一些具体的实现中，计算机1也可以集成在awg2内，或者由计算机1直接来实现awg2的功能。也就是说，如图1所示的计算机1和awg2，需要将实验人员希望量子硬件3实现的量子电路，“翻译”成量子硬件3可以识别的方式(例如脉冲序列)，并输入到量子硬件3中，从而控制量子硬件3实现实验人员所设计的量子电路。
[0066]
而为了辅助实验人员生成发送给量子硬件3的控制信号，在一些现有技术中，量子硬件3的供应商可以根据提供一些量子门(量子电路中的最小单位)对应的预置脉冲，当实验人员需要控制量子硬件3实现量子电路时，可以通过计算机1或者awg2向量子硬件3发送
预置的脉冲来控制量子硬件3实现量子电路，一定程度上减少了实验人员的设计工作。
[0067]
但是，在现有技术中，量子硬件3能够预置的脉冲有限，通常只能够生成单个或者少量量子门对应的脉冲，当实验人员希望量子硬件3实现的量子电路中包括多个量子门或者两比特的量子门时，还需要依赖于实验人员的经验对输出给量子硬件3的脉冲进行排序与组合得到脉冲序列，并且不同的量子硬件3所提供的量子门对应的预置脉冲不同，实验人员还需要根据不同的量子硬件3选择对应的预置脉冲，最终导致了实验人员对量子硬件3进行控制时的自动化程度、智能化程度都较低。
[0068]
因此，本技术提供一种量子硬件的控制方法及装置，使得实验人员在控制量子硬件实现量子电路时，能够由机器(计算机1和/或awg2)代替实验人员生成对量子硬件3进行控制的脉冲，减少实验人员的工作量，提高实验人员对量子硬件3进行控制时的自动化程度以及智能化程度。
[0069]
下面以具体地实施例对本技术的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
[0070]
图2为本技术提供的量子硬件的控制方法一实施例的流程示意图，如图2所示的方法的执行主体可以是如图1所示场景中的计算机1或者awg2，又或者可以是计算机1和awg2结合为一体的设备。在本技术后续各实施例中，以执行主体为计算机1作为示例，而非对其限定，可以理解的是，其他具有相关数据处理、计算能力的电子设备均可执行本技术的方法，如图2所示的量子硬件控制方法包括：
[0071]
s101：获取量子硬件的工作参数，以及待实现的量子电路的电路参数。
[0072]
具体地，本技术当应用于如图1所示的场景中时，实验人员在控制量子硬件实现量子电路时，首先向计算机输入以下至少两种参数，
①
：量子硬件的工作参数，
②
：实验人员所设计的量子电路的电路参数。使得计算机能够根据量子硬件的工作参数和电路参数，生成与量子硬件、量子电路对应的脉冲作为控制信号。则作为执行主体的计算机，可以通过s101获取实验人员输入的量子硬件的工作参数和量子电路的电路参数，所述工作参数和电路参数具体可以是计算机通过鼠标、键盘等交互装置接收的；或者，量子硬件的工作参数和/或量子电路的电路参数也可以是计算机提前存储在存储设备中，在s101中从存储设备中读取的。
[0073]
示例性地，图3为一种量子电路的示意图，其中，为了便于对本技术实施例提供的量子硬件的控制方法进行具体说明，图3示出了一种实验人员所设计的量子电路作为示例，需要说明的是，本技术对量子电路的具体实现方式不做限定，本技术还可以使用其他任意形式的量子电路。则当实验人员设计出如图3所示的量子电路后，需要向计算机输入量子电路的电路参数至少包括了量子电路中量子门的种类，每个种类的量子门对应的旋转门角度以及每个种类的量子门对应的执行时长等，如图3所示的量子电路的电路参数可以具体通过如下表1表示。
[0074]
表1
[0075][0076]
同时，在如图1所示的应用场景中，实验人员除了设计出量子电路，并向计算机输入量子电路的电路参数，还需要向计算机输入量子硬件的工作参数，所述工作参数至少包括了量子硬件中每个量子比特的比特频率，比特失谐性和比特间耦合强度等，假设量子硬件中包括3个量子比特(可以记为：qubit0，qubit1和qubit2)，可用于实现如图3所示的量子电路中的q0、q1和q2。则量子硬件的工作参数可以具体通过如下表2表示：
[0077]
表2
[0078][0079]
s102：根据工作参数和电路参数，确定用于控制量子硬件实现量子电路的控制信号，所述控制信号可以具体是连续的脉冲序列，记为目标脉冲序列。
[0080]
具体地，作为执行主体的计算机在s101中接收到量子电路的电路参数和量子硬件的工作参数之后，即可根据电路参数和工作参数生成目标脉冲序列。例如，图4为本技术提供的目标脉冲序列一实施例的示意图，如图4所示的脉冲序列可以是计算机根据工作参数和电路参数生成的，可用于控制量子硬件实现如图3所示的量子硬件的目标脉冲序列。
[0081]
其中，如图4所示，目标脉冲序列包括三列分别对应于量子电路中三个量子比特的脉冲序列，其中，目标脉冲序列中标号为
①-
的每个脉冲一一对应于如图3所示的标号
①-
的量子门。标号为qubit0的脉冲序列用于控制量子硬件中的第一个量子比特(量子比特0)实现如图3所示的量子电路中q0一行中的量子门；标号为qubit1的脉冲序列用于控制量子硬件中的第二个量子比特(量子比特1)实现如图3所示的量子电路中q1一行中的量子门；标号为qubit2的脉冲序列用于控制量子硬件中的第三个量子比特(量子比特3)实现如图3所示的量子电路中q2一行中的量子门。
[0082]
更为具体地，本技术实施例提供的目标脉冲序列包括了对应于每个量子电路中量子门的i通道序列、q通道序列和磁通通道序列，其中，i通道序列和q通道序列相位相差π/2，在如图4所示的示例中，将i通道序列和y通道序列合并后进行展示(记为图中的xy channel)，并将磁通通道序列单独展示(记为图中的z channel)。
[0083]
可选地，在本技术实施例具体实现时，作为执行主体的计算机在s102中生成目标脉冲序列之后，还可以在计算机的显示装置例如显示器的显示界面上，显示目标脉冲序列的波形图，所显示的界面可以参照图4进行展示，从而更加直观地向实验人员展示出所生成的目标脉冲序列。则对于实验人员来说在s101中在计算机中输入工作参数和电路参数之后，即可在s102之后在计算机的显示界面上看到所生成的目标脉冲序列，可以及时了解计算机的工作进度以及通过显示界面确定计算机是否生成了准确的目标脉冲序列，提高了实
验人员与计算机之间的交互，进而提高工作效率。
[0084]
s103：向量子硬件输出目标脉冲序列，使得量子硬件根据目标脉冲序列，实现量子电路。
[0085]
具体地，当计算机通过s102确定目标脉冲序列之后，即可向量子硬件输出所确定的目标脉冲序列，使得量子硬件根据目标脉冲序列，实现量子电路。例如，当计算机生成如图4所示的目标脉冲序列，并将该目标脉冲序列输入到量子硬件之后，量子硬件可以根据如图4所示的目标脉冲序列，实现如图3所示的量子电路。需要说明的是，本技术对量子硬件实现的量子电路具体对应的功能不做限定，重点在于强调如何生成控制量子硬件来实现量子电路的脉冲序列，也就是说，本技术可以允许实验人员输入相关量子硬件与逻辑电路信息，随后本技术方案将进行数据格式化存储，并通过脉冲序列生成函数产生脉冲数据并进行编排调度。此外，在如图4所示的示例中，对执行时间较长的量子门(cross-resonance门)做了时间压缩处理，以更清楚的展示全部脉冲序列。
[0086]
综上，本实施例提供的量子硬件的控制方法中，作为执行主体的计算机可以根据实验人员输入的量子硬件的工作参数和量子电路的电路参数，确定出目标脉冲序列，并将目标脉冲序列输出到量子硬件，使得量子硬件根据目标脉冲序列实现量子电路。因此，本实施例提供的量子硬件的控制方法，能够根据实验人员输入的工作参数和电路参数即可确定目标脉冲序列，从而代替实验人员依靠经验设计和实现控制量子硬件的脉冲，通过更加自动化的脉冲生成方式，提高了对量子硬件进行控制时的智能化程度。
[0087]
并且，本技术实施例由于可以根据实验人员输入的电路参数设计脉冲，使得计算机可以实现根据不同的量子电路的电路参数设计不同的脉冲，从而提高了实验人员设计量子电路时的灵活性和自由程度，使得实验人员可以将任意量子电路的电路参数输入到计算机后，计算机都可以根据电路参数生成控制量子硬件实现量子电路的脉冲序列。同时，本技术实施例由于还可以根据量子硬件的工作参数生成脉冲序列，使得计算机可以连接任意型号或者种类的量子硬件，实验人员可以不再局限于一台量子硬件而是更换不同的量子硬件，并通过输入量子硬件的工作参数的方式，使得计算机能够生成用于控制不同的量子硬件实现量子电路的脉冲序列，极大地丰富了本技术的可扩展性。例如可以扩展到任意量子硬件，例如全联通的离子阱平台、或者具有较长相干时间的核磁共振平台等。
[0088]
进一步地，本技术还提供一种根据工作参数和电路参数确定目标脉冲序列的方式，可以作为如图2所示的实施例中s102的一种具体实现。
[0089]
其中，作为执行主体的计算机获取工作参数和电路参数后，首先根据工作参数和电路参数生成初始脉冲序列。例如，当计算机获取了如图3所示的量子电路的电路参数，并获得用于实现量子电路的量子硬件的电路参数后，可以首先生成初始脉冲序列，然后再对脉冲序列进行相位以及时间上的调整(又可被称为调度)之后，生成最终的目标脉冲序列。
[0090]
可选地，由于图3所示的量子电路中存在单比特量子门(例如编号
①-③
的h门、编号的rx门等)，也存在两比特量子门(例如编号
④
和
⑥
的量子门)。则本实施例中对实现单比特量子门以及两比特们对应的初始脉冲的方式不做限定，一种可选的得到单比特量子门对应的脉冲的方式是通过magnus展开和runge-kutta混合的脉冲参数生成初始脉冲序列，以及nelder-mead等多种优化方法生成具备高保真度的单比特量子门与两比特量子门脉冲。而对于两比特量子门对应的初始脉冲，可以使用cross-resonance(cr)门与
control phase(cphase)门等其他任意方法生成。例如图中
⑥
号脉冲组合包含两组脉冲，分别对应组成cnot门的rx与cr门(r
z
不可见)，而
⑩
号脉冲包含6组脉冲，分别对应组成swap门的三个cnot门的组成脉冲。
[0091]
在具体的实现过程中，量子电路一般由单比特量子门与两比特controlled-not(cnot)量子门实现，而cnot量子门在超导电路中一般由两种方案来实现，一种是只通过微波脉冲控制的cross resonance(cr)量子门技术，另一种是通过微波脉冲与磁通共同实现的cphase量子门技术。其中，由于cr量子门可以用全微波脉冲实现，避免了磁通控制引起的噪声，然而由于微波控制较弱，cr量子门时间通常比较长，大大增加了整个量子电路的时长，从而导致量子比特的退相干问题加剧。而cphase量子门时长比较短，但是其控制所需的磁通却会引发噪声。由于两种技术各有利弊，因此在具体实现时，可以由实验人员自定义选择在电路中使用cr或cphase量子门。
[0092]
此外，在生成两比特量子门脉冲时，先将其拆分为一系列单比特量子门与常用两比特量子门，然后分别对其进行优化。每个量子门脉冲生成后，会将优化后的脉冲参数缓存至内存中，如果再次执行相同的量子门的优化任务即可直接调用缓存数据而无需重新优化，以缩短优化时间，此时对于需要较长优化时间的两比特量子门引入的缓存机制更为必要。
[0093]
随后，当生成初始脉冲序列之后，计算机还需要对初始脉冲进行进一步的调整，所述调整至少包括了对初始脉冲的相位以及时间的调整，从而对整个初始脉冲序列进行全局时间规划以及脉冲序列调度之后，得到可实际输出的目标脉冲序列。具体地，记本技术对初始脉冲序列中脉冲的相位进行调整时使用第一预设规则，以及对初始脉冲序列中脉冲的开始时间以及结束时间进行调整时使用第二预设规则。下面结合附图，对第一预设规则和第二预设规则进行说明。其中，以先对初始脉冲序列通过第一预设规则进行调整、后通过第二规则进行调整作为示例，并根据第一预设规则调整后的初始脉冲序列为中间脉冲序列，则当中间脉冲序列经过第二规则的调整后，可以得到目标脉冲序列。可以理解的是，上述顺序也可以进行调换，即，先通过第二预设规则对初始脉冲进行调整、后通过第二预设规则进行调整；又或者，在不冲突的情况下，还可以同时使用第一预设规则和第二预设规则对初始脉冲序列进行调整并得到目标脉冲序列。
[0094]
图5为本技术提供的第一预设规则的示意图，则所述根据第一预设规则对目标脉冲进行处理得到中间脉冲序列，包括：对于初始脉冲序列中相邻的第一脉冲(如图5所示的脉冲x，脉冲开始时间点记为t
a
)和第二脉冲(如图5所示的脉冲h，脉冲开始时间点记为t
b
)，通过调整所述第一脉冲的缓冲时间长度t
abuffer
和所述第二脉冲的缓冲时间长度t
bbuffer
，得到调整后的中间脉冲序列，使得中间脉冲序列中的第一脉冲的开始时间t
a
和第二脉冲的开始时间t
b
满足如下公式1：
[0095][0096]
其中，n为任意整数值，ω
d
为驱动频率，t
ag
为第一脉冲对应的量子门的执行时长，也就是第一脉冲的持续时长。随后可以通过选取调整n的取值，使得t
bbuffer≈
t
b
，并满足公式1的要求。公式1中的未调整的其他参数可以都由实验人员设计出量子电路后，作为量子电路的电路参数输入到计算机中。缓冲时间长度为在脉冲两侧增加的一段时间的长度，用于调
整脉冲与相邻脉冲之间的相位关系，可以由实验人员自定义相邻脉冲之间缓冲时间tb，或选用默认值。缓冲时间的引入，可以有效避免相邻脉冲之间重叠而带来的脉冲波形扭曲以及量子门的失真。使得本技术使用第一预设规则在设定脉冲开始时间时，通过计算脉冲时间轴左侧时长来调整缓冲时长，以达到特定脉冲通道的相位要求。需要说明的是，上述第一脉冲和第二脉冲可以是初始脉冲序列中所有相邻且需要调整的脉冲，在实际实现过程中，计算机可以遍历初始脉冲序列中每两个相邻的脉冲，并分别作为第一脉冲和第二脉冲按照公式1所示的第一预设规则进行调整。
[0097]
因此，本技术通过上述第一预设规则的引入，可以在计算机生成初始脉冲序列脉冲之后，对初始脉冲序列中的脉冲进行时间规划以使得其能够实现相应的量子任务，尤其是通过对缓冲时间(buffer time)的调整来保证脉冲之间的相位关系，以及单个量子比特上全局相位的掌控。
[0098]
可选地，在本实施例中，由于引入了缓冲时间的概念，因此，在通过第一预设规则对初始脉冲序列进行调整时，还可以通过缓冲时间的调整，从而实现单个比特脉冲相位的调整，进而“相当于”实现了z量子门，由于是通过调整脉冲相位来实现的z量子门，而非实际设置的z量子门，因此这种技术又可以被称为虚拟z量子门(vitual z量子门)技术，即不需要额外的脉冲或磁通去驱动量子比特，而是通过改变z量子门时间轴右边所有单比特量子门相位(两比特量子门需特殊处理)，而实现virtual z量子门。从而能够以全微波控制实现任意单比特量子门，避免不必要的磁通噪声，同时减小脉冲序列时长。
[0099]
具体地，vitual z量子门技术的理论依据可以通过如下公式2进行简要概括：
[0100][0101]
其中，代表旋转角度为θ，而相对相位为-φ的旋转门。公式右侧对测量结果不产生影响。由公式2可以得出以下结论：在相邻两量子门中加入相对相位-φ等效于在两量子门之间运行旋转角度为φ的z旋转量子门。
[0102]
图6为本技术提供的虚拟z量子门的示意图，则对于如图6所示的量子比特1(qubit1)上，当量子电路中第一量子门u1和第二量子门u3之间包括单比特的z
θ1
门(旋转角度为θ1的z旋转门)，可以通过调整第一量子门u1对应的第三脉冲的开始时间(图中c点对应的时间，记为t
c
)与第二量子门u3对应的第四脉冲的开始时间(图中d点对应的时间，记为t
d
)满足如下公式3时，实现第一量子门u1和第二量子门u3之间的单比特的z
θ1
门。
[0103][0104]
其中，t
u1g
为第三脉冲对应的量子门的执行时长，t
u1buffer
为所述第三脉冲的缓冲时间长度，t
u3buffer
为第四脉冲的缓冲时间长度，t
z
为产生所述单比特z量子门相位差的时间。也就是说，本实施例通过两个量子门之间开始时间的调整，使得两个量子门之间存在单比特z量子门时，不需要使用三个脉冲控制量子硬件实现三个量子门(两个量子门本身以及单比特z量子门)，而是使用两个量子门对应的脉冲，在分别实现两个量子门本身的同时，“相当于”还在两个量子门之间实现了单比特z量子门，实现了通过两个脉冲控制量子硬件实现三个量子门。
[0105]
对于如图6所示的量子比特1(qubit1)和量子比特2(qubit2)上的两比特量子门，
其实现原理与单量子门不同，需要考虑该量子门执行时间应与哪一个量子比特相位一致。由于不同两比特量子门驱动机制不同，其相位处理方式也不同。以cr门为例，其哈密顿量可以通过公式4解释(旋转坐标系中)。
[0106][0107]
其中，代表与驱动脉冲即量子比特相关的参数，φ1代表脉冲关于控制比特的相位。因此，cr门的执行时间需与量子比特1保持特定相位关系。故本实施例中，对于图6中第三量子门和第四量子门之间两比特z量子门的旋转角度为θ2时，可以通过调整第三量子门对应的第五脉冲的开始时间(图中e点对应的时间，记为t
e
)、两比特量子门中cr量子门的开始时间(图中f点对应的时间，记为t
f
)以及第四量子门对应的第六脉冲的开始时间(图中g点对应的时间，记为t
g
)满足如下公式5和公式6时，得到中间脉冲序列并在中间脉冲序列中第三量子门和第四量子门之间实现两比特的z
θ2
门。
[0108][0109][0110]
其中，t
gu2
为第五脉冲对应的量子门的执行时长，t
u2buffer
为所述第五脉冲的缓冲时间长度，t
crbuffer
为所述述cr量子门的缓冲时间长度，t
crbuffer
为所述cr量子门的执行时长，t
z
为产生所述两比特z量子门相位差的时间，t
u4buffer
为所述第六脉冲的缓冲时间长度。同样地，本实施例通过两个量子门之间开始时间的调整，使得两个量子门之间存在两比特的z量子门时，不需要使用三个脉冲控制量子硬件实现三个量子门(两个量子门本身以及两比特z量子门)，而是使用两个量子门对应的脉冲，在分别实现两个量子门本身的同时，“相当于”还在两个量子门之间实现了两比特的z量子门，实现了通过两个脉冲控制量子硬件实现三个量子门。
[0111]
综上，本实施例中，通过缓冲时间的调整实现相邻脉冲之间相位的调整，进而当相邻脉冲之间需要设置z量子门时，可以通过缓冲时间的调整代替z量子门，由此实现了通过virtual z量子门门减小脉冲序列总时长以及磁通控制产生的噪声，如图4可以看出，在每一个量子比特对应的脉冲序列上，磁通脉冲序列的分量(z channel)的振幅均为零，使得计算机不需要向量子硬件输出磁通分量，避免了引入不必要的磁通噪声，增加了对量子硬件进行控制时的稳定性。
[0112]
可选地，本技术实施例中所提供的第二预设规则用于对脉冲序列进行调度，所述调度的目的是使得序列在真实量子系统下，对量子硬件的控制效果达到最优化，第二预设规则可用于考虑所生成的脉冲序列的保真度。第二预设规则至少包括以下两个子规则，第一子规则为：在量子硬件通过两个量子比特执行初始脉冲序列中的两比特脉冲时，两个量子比特上无同步运行的单比特量子门，也就是说，两比特量子门必须在两个比特都余闲时运行。两比特量子门运行时，参与两比特量子门的两个比特上不能有单比特量子门同步运行。
[0113]
第二子规则为在初始脉冲序列满足所述第一预设规则以及第二预设规则的第一
子规则时，控制初始脉冲序列的持续时间最短。也就是说，在满足其他规则要求的基础上，所有量子比特上的脉冲时长总和需要达到最短，其中，a、可以通过所有量子比特上的首个脉冲需要尽可能晚开始、以及b、一旦量子比特上的脉冲序列开始，量子比特上的所有量子门在满足以上限制的基础上需要尽早开始，并尽早结束，两个方面来使得持续时间最短。也就是说，经过第二预设规则处理后的目标脉冲序列中，在所述量子硬件通过两个量子比特执行所述目标脉冲序列中的两比特脉冲时，所述两个量子比特上无同步运行的单比特量子门，且所述目标脉冲序列的持续时间最短。
[0114]
下面通过图7，对第二预设规则中的第二子规则进行说明，图7为本技术提供的第二预设规则的示意图，其中，如图7所示的流程可用于s102中生成目标脉冲序列时，在步骤a中，当生成初始脉冲序列之后，根据第一预设规则对初始脉冲序列进行处理并得到中间脉冲序列后，再使用第二预设规则对中间脉冲序列中的脉冲进行调整得到目标脉冲序列的处理过程，首先确定待处理的中间脉冲序列，并确定中间脉冲序列上每个脉冲序列的开始与结束时间，随后在步骤b中计算中间脉冲的总时长。
[0115]
在步骤c中，检索每个量子比特上的脉冲，在检索到两比特量子门后，则记录两个量子比特上的脉冲信息，包括量子门所对应的脉冲分别在两个比特上的序号，量子比特的类型(控制比特与目标比特)，量子门相邻脉冲信息等。随后，在步骤d中，判断检索到的两比特量子门是否满足移动条件，以及量子门时间轴右侧是否有满足移动条件的单比特量子门。具体来说，一个量子门的移动条件指前一个量子门开始时间与其时间轴右侧一个量子门结束时间的差值，超过两个量子门的缓冲时间之和，即两个量子门之间有空闲时间。两比特量子门需要同时满足两个量子比特上的移动条件。如果该两比特量子门在其中一个量子比特上是最后运行的一个量子门，则自动满足在该量子比特上的移动条件。并在步骤e再次计算优化后的脉冲序列总时长，判断优化后脉冲总时长与初始脉冲总时长是否相同。如果相同，则输出脉冲序列，结束流程。如果不同，则继续运行b步骤，计算初始脉冲总时长并重新检索直到结束。
[0116]
下面结合图8和图4，对上述过程所实现的效果进行展示，其中，图8为本技术提供的中间脉冲序列的示意图，其中，以实现图4中量子比特2(qubit2)为例，可以看出，当计算机根据电路参数和工作参数生成并经过第一预设规则处理后的如图8所示的中间脉冲序列是完全按照图3所示的时序，即标号为
③
的量子门在时间轴的最左侧开始就存在对应的脉冲序列，而标号为的量子门在时间轴最右侧存在对应的脉冲序列，但是如图8所示的初始脉冲序列中，标号为
③
和的量子门与其他量子门之间存在较大的时间间隔，使得qubit2对应的脉冲序列总持续时长较长，为了减少这个时长可以对量子门进行调整，使其呈现如图4所示的qubit2的状态，即，标号为
③
移动到标号为
⑦
的量子门左侧，二者之间减少了时间间隔；标号为的量子门移动到标号为
⑩
的量子门右侧二者之间减少了时间间隔，最终使得整个qubit2对应的脉冲序列的总持续时长减少，减少因时间累积的误差。
[0117]
在对相邻量子门进行上述移动的过程中，应遍历每两个相邻的量子门，记为第一量子门和第二量子门。假设第一量子门为标号为
③
的量子门，第二量子门为标号为
⑦
的量子门，则若第一量子门满足预设条件，且第二量子门不满足预设条件，则可以将第一量子门向第二量子门的方向移动。其中，预设条件可以是：标号为
③
的量子门在第一方向(如图8所
示的时间轴向右侧的方向)上与标号为
⑦
的量子门之间的间隔时间长度，大于这两个量子门的缓冲时间之和，同时，标号为
⑦
的量子门与其右侧方向的标号为
⑨
的量子门之间的间隔时间长度，小于标号为
⑦
的量子门和标号为
⑨
的量子门的缓冲时间之和，此时说明标号为
①
的量子门可以向标号为
⑦
的量子门的方向移动，移动的标准可以是让两个量子门之间的时间间隔长度大于缓冲时间之和即可。
[0118]
综上，本实施例提供的量子硬件的控制方法中，计算机可以在生成初始脉冲序列之后，对脉冲序列进行调整(可以直接对初始脉冲进行处理，或者对中间脉冲进行处理)，使得最终向量子硬件输出的目标脉冲序列满足包括脉冲相位关系，最小化脉冲总时长，相邻脉冲之间的缓冲时间等多个真实量子硬件以及量子系统的限制，符合实际硬件操作要求。并且通过virtual z门减小脉冲序列总时长以及磁通控制产生的噪声，通过对缓冲时间的调整实现全程脉冲相位的调控，从而可以输出具有高保真度的目标脉冲序列，尤其是着重考虑了实践中各种规则及限制条件，使得实际向量子硬件输出的脉冲序列更加实用化。
[0119]
在前述实施例中，对本技术实施例提供的量子硬件的控制方法进行了介绍，而为了实现上述本技术实施例提供的方法中的各功能，作为执行主体的终端设备可以包括硬件结构和/或软件模块，以硬件结构、软件模块、或硬件结构加软件模块的形式来实现上述各功能。上述各功能中的某个功能以硬件结构、软件模块、还是硬件结构加软件模块的方式来执行，取决于技术方案的特定应用和设计约束条件。
[0120]
例如，图9为本技术提供的量子硬件的控制装置一实施例的结构示意图，如图9所示的量子硬件的控制装置900包括：获取模块901、确定模块902和输出模块903。其中，获取模块901用于获取量子硬件的工作参数，以及待实现的量子电路的电路参数；确定模块902用于根据工作参数和电路参数，确定目标脉冲序列；其中，目标脉冲序列用于控制量子硬件实现量子电路；输出模块903用于向量子硬件输出目标脉冲序列。
[0121]
可选地，确定模块902具体用于，根据工作参数和电路参数生成初始脉冲序列；根据第一预设规则，对初始脉冲序列中脉冲的相位进行调整得到中间脉冲序列；根据第二预设规则，对中间脉冲序列中脉冲的开始时间以及结束时间进行调整，得到目标脉冲序列。
[0122]
可选地，确定模块具体用于，对于初始脉冲序列中相邻的第一脉冲和第二脉冲，通过调整第一脉冲的缓冲时间长度t
abuffer
和第二脉冲的缓冲时间长度t
bbuffer
得到中间脉冲序列；其中，中间脉冲序列中的第一脉冲的开始时间t
a
和第二脉冲的开始时间t
b
满足如下关系：
[0123][0124]
其中，缓冲时间长度为在脉冲两侧增加的一段时间的长度，用于调整脉冲与相邻脉冲之间的相位关系；n为整数，ω
d
为驱动频率，t
ag
为第一脉冲对应的量子门的执行时长。
[0125]
可选地，确定模块具体用于，当量子电路中第一量子门和第二量子门之间包括单比特的z量子门，且单比特z量子门的旋转角度为θ1，调整初始脉冲序列中第一量子门对应的第三脉冲的开始时间t
c
和初始脉冲序列中第二量子门对应的第四脉冲的开始时间t
d
得到中间脉冲序列，其中，中间脉冲序列满足如下关系：
[0126]
[0127]
其中，t
u1g
为第三脉冲对应的量子门的执行时长，t
u1buffer
为第三脉冲的缓冲时间长度，t
u3buffer
为第四脉冲的缓冲时间长度，t
z
为产生单比特z量子门相位差的时间。
[0128]
可选地，确定模块具体用于，当量子电路中第三量子门和第四量子门之间包括两比特z量子门，且两比特z量子门的旋转角度为θ2，将初始脉冲序列中第三量子门对应的第五脉冲的开始时间t
e
、初始脉冲序列中第四量子门对应的第六脉冲的开始时间t
g
以及两比特z量子门中cr量子门的开始时间t
f
得到中间脉冲序列，其中，中间脉冲序列满足如下关系：
[0129]
和
[0130]
其中，t
gu2
为第五脉冲对应的量子门的执行时长，t
u2buffer
为第五脉冲的缓冲时间长度，t
crbuffer
为cr量子门的缓冲时间长度，t
crbuffer
为cr量子门的执行时长，t
z
为产生两比特z量子门相位差的时间，t
u4buffer
为第六脉冲的缓冲时间长度。
[0131]
可选地，第二预设规则包括：在量子硬件通过两个量子比特执行目标脉冲序列中的两比特脉冲时，两个量子比特上无同步运行的单比特量子门，且目标脉冲序列的持续时间最短。
[0132]
可选地，确定模块902具体用于，确定中间脉冲序列的总时长，以及中间脉冲序列中，第一量子门对应的脉冲的开始时间与结束时间；若第一量子门满足预设条件，且第一量子门在第一方向上相邻的第二量子门不满足预设条件，则将第一量子门的开始时间与结束时间向第二量子门方向移动，得到目标脉冲序列；其中，预设条件包括：第一量子门在第一方向上与第二量子门之间间隔的时间长度大于第一量子门和第二量子门的缓冲时间之和，且第二量子门与其在第一方向上相邻的第三量子门之间间隔的时间长度小于第二量子门和第三量子门的缓冲时间之和。
[0133]
可选地，输出模块903具体用于，向量子硬件输出目标脉冲序列对应的i通道序列、q通道序列以及磁通通道序列；其中，磁通通道序列的振幅为零。
[0134]
图10为本技术提供的量子硬件的控制装置另一实施例的结构示意图，如图10所示的装置在如图9所示实施例的基础上，还包括：显示模块1001，用于在显示界面上显示目标脉冲序列的波形图。
[0135]
可选地，量子硬件的工作参数包括：量子硬件中每个量子比特的比特频率、比特失谐性和比特间耦合；和/或，量子电路的电路参数包括：量子电路中量子门的种类、每个种类的量子门对应的旋转门角度，以及每个种类的量子门对应的执行时长。
[0136]
根据本技术的实施例，本技术还提供了一种电子设备和一种可读存储介质。
[0137]
如图11所示，图11是用来实现本技术实施例的量子硬件控制方法的电子设备的框图。电子设备旨在表示各种形式的数字计算机，诸如，膝上型计算机、台式计算机、工作台、个人数字助理、服务器、刀片式服务器、大型计算机、和其它适合的计算机。电子设备还可以表示各种形式的移动装置，诸如，个人数字处理、蜂窝电话、智能电话、可穿戴设备和其它类似的计算装置。本文所示的部件、它们的连接和关系、以及它们的功能仅仅作为示例，并且不意在限制本文中描述的和/或者要求的本技术的实现。
[0138]
如图11所示，该电子设备包括：一个或多个处理器1101、存储器1102，以及用于连接各部件的接口，包括高速接口和低速接口。各个部件利用不同的总线互相连接，并且可以
被安装在公共主板上或者根据需要以其它方式安装。处理器可以对在电子设备内执行的指令进行处理，包括存储在存储器中或者存储器上以在外部输入/输出装置(诸如，耦合至接口的显示设备)上显示gui的图形信息的指令。在其它实施方式中，若需要，可以将多个处理器和/或多条总线与多个存储器和多个存储器一起使用。同样，可以连接多个电子设备，各个设备提供部分必要的操作(例如，作为服务器阵列、一组刀片式服务器、或者多处理器系统)。图11中以一个处理器1101为例。
[0139]
存储器1102即为本技术所提供的非瞬时计算机可读存储介质。其中，所述存储器存储有可由至少一个处理器执行的指令，以使所述至少一个处理器执行本技术所提供的量子硬件的控制方法。本技术的非瞬时计算机可读存储介质存储计算机指令，该计算机指令用于使计算机执行本技术所提供的量子硬件的控制方法。
[0140]
存储器1102作为一种非瞬时计算机可读存储介质，可用于存储非瞬时软件程序、非瞬时计算机可执行程序以及模块，如本技术实施例中的量子硬件的控制方法对应的程序指令/模块(例如，附图9所示的确定模块902等)。处理器1101通过运行存储在存储器1102中的非瞬时软件程序、指令以及模块，从而执行服务器的各种功能应用以及数据处理，即实现上述方法实施例中的量子硬件的控制方法。
[0141]
存储器1102可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储根据量子硬件的控制方法的电子设备的使用所创建的数据等。此外，存储器1102可以包括高速随机存取存储器，还可以包括非瞬时存储器，例如至少一个磁盘存储器件、闪存器件、或其他非瞬时固态存储器件。在一些实施例中，存储器1102可选包括相对于处理器1101远程设置的存储器，这些远程存储器可以通过网络连接至量子硬件的控制方法的电子设备。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
[0142]
量子硬件的控制方法的电子设备还可以包括：输入装置1103和输出装置1104。处理器1101、存储器1102、输入装置1103和输出装置1104可以通过总线或者其他方式连接，图11中以通过总线连接为例。
[0143]
输入装置1103可接收输入的数字或字符信息，以及产生与量子硬件的控制方法的电子设备的用户设置以及功能控制有关的键信号输入，例如触摸屏、小键盘、鼠标、轨迹板、触摸板、指示杆、一个或者多个鼠标按钮、轨迹球、操纵杆等输入装置。输出装置1104可以包括显示设备、辅助照明装置(例如，led)和触觉反馈装置(例如，振动电机)等。该显示设备可以包括但不限于，液晶显示器(lcd)、发光二极管(led)显示器和等离子体显示器。在一些实施方式中，显示设备可以是触摸屏。
[0144]
此处描述的系统和技术的各种实施方式可以在数字电子电路系统、集成电路系统、专用asic(专用集成电路)、计算机硬件、固件、软件、和/或它们的组合中实现。这些各种实施方式可以包括：实施在一个或者多个计算机程序中，该一个或者多个计算机程序可在包括至少一个可编程处理器的可编程系统上执行和/或解释，该可编程处理器可以是专用或者通用可编程处理器，可以从存储系统、至少一个输入装置、和至少一个输出装置接收数据和指令，并且将数据和指令传输至该存储系统、该至少一个输入装置、和该至少一个输出装置。
[0145]
这些计算程序(也称作程序、软件、软件应用、或者代码)包括可编程处理器的机器
指令，并且可以利用高级过程和/或面向对象的编程语言、和/或汇编/机器语言来实施这些计算程序。如本文使用的，术语“机器可读介质”和“计算机可读介质”指的是用于将机器指令和/或数据提供给可编程处理器的任何计算机程序产品、设备、和/或装置(例如，磁盘、光盘、存储器、可编程逻辑装置(pld))，包括，接收作为机器可读信号的机器指令的机器可读介质。术语“机器可读信号”指的是用于将机器指令和/或数据提供给可编程处理器的任何信号。
[0146]
为了提供与用户的交互，可以在计算机上实施此处描述的系统和技术，该计算机具有：用于向用户显示信息的显示装置(例如，crt(阴极射线管)或者lcd(液晶显示器)监视器)；以及键盘和指向装置(例如，鼠标或者轨迹球)，用户可以通过该键盘和该指向装置来将输入提供给计算机。其它种类的装置还可以用于提供与用户的交互；例如，提供给用户的反馈可以是任何形式的传感反馈(例如，视觉反馈、听觉反馈、或者触觉反馈)；并且可以用任何形式(包括声输入、语音输入或者、触觉输入)来接收来自用户的输入。
[0147]
可以将此处描述的系统和技术实施在包括后台部件的计算系统(例如，作为数据服务器)、或者包括中间件部件的计算系统(例如，应用服务器)、或者包括前端部件的计算系统(例如，具有图形用户界面或者网络浏览器的用户计算机，用户可以通过该图形用户界面或者该网络浏览器来与此处描述的系统和技术的实施方式交互)、或者包括这种后台部件、中间件部件、或者前端部件的任何组合的计算系统中。可以通过任何形式或者介质的数字数据通信(例如，通信网络)来将系统的部件相互连接。通信网络的示例包括：局域网(lan)、广域网(wan)和互联网。
[0148]
计算机系统可以包括客户端和服务器。客户端和服务器一般远离彼此并且通常通过通信网络进行交互。通过在相应的计算机上运行并且彼此具有客户端-服务器关系的计算机程序来产生客户端和服务器的关系。
[0149]
…
[0150]
应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发申请中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本技术公开的技术方案所期望的结果，本文在此不进行限制。
[0151]
上述具体实施方式，并不构成对本技术保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本技术的精神和原则之内所作的修改、等同替换和改进等，均应包含在本技术保护范围之内。