二进制对称不变乘积码编码的码字的有效纠错的制作方法

技术特征：
1.一种用于对二进制对称不变乘积码进行解码的解码器，该解码器包括电路，该电路包括：具有正交的第一维和第二维的数据阵列，其中该数据阵列被配置为仅沿第一维访问在其中缓冲的二进制对称不变乘积码；用于存储错误位置的错误存储阵列；第一校正电路，配置为检测并校正沿第一维从数据阵列访问的数据中的错误，并将沿第二维的错误位置存储在错误存储阵列中，其中，第一校正电路基于对称不变乘积码的数据对称性确定错误位置；以及第二校正电路，在第一校正电路接收沿第一维从数据阵列访问的数据之前基于存储在错误存储阵列中的错误位置校正从数据阵列访问的数据。2.根据权利要求1的所述的解码器，其中二进制对称不变乘积码是半乘积码(hpc)。3.根据权利要求1的所述的解码器，其中数据阵列被配置为仅按行访问在其中缓冲的二进制对称不变乘积码。4.根据权利要求1的所述的解码器，其中第一校正电路用校正数据更新数据阵列。5.根据权利要求4的所述的解码器，其中解码器仅沿第一维迭代访问在数据阵列中缓冲的二进制对称不变乘积码的码字，使得至少一些码字沿第一维被多次访问。6.根据权利要求5的所述的解码器，其中解码器基于在达到预定迭代次数或在二进制对称不变乘积代码中没有检测到错误的第一次发生，中断对二进制对称不变乘积码的码字的迭代访问。7.根据权利要求1的所述的解码器，其中：第一校正电路被配置为在每个时钟周期解码多个码字；以及第二校正电路被配置为将错误存储阵列指示的校正应用于每个时钟周期的多个码字。8.根据权利要求1的所述的解码器，其中：第一校正电路根据解码器的等待时间将错误存储阵列中的错误位置的存储进行排序。9.一种数据存储系统，包括：非易失性存储系统；以及耦合到非易失性存储器系统的控制器，其中该控制器包括权利要求1的解码器。10.一种数据通信系统，包括：解调器，被配置为从通信信道接收调制编码数据，解调调制编码数据，并输出编码数据；以及权利要求1的解码器，其中解码器耦合到解调器以接收包括二进制对称不变乘积码的编码数据作为输入。11.一种用于对二进制对称不变乘积码进行解码的方法，该方法包括：仅沿第一维访问在具有正交的第一维和第二维的数据阵列中缓冲的二进制对称不变乘积码；第一校正电路检测并校正沿第一维从数据阵列访问的数据中的错误；第一校正电路基于对称不变乘积码的数据对称性确定错误存储阵列中沿第二维的错误位置，并将错误位置存储在错误存储阵列中；以及在第一校正电路接收沿第一维从数据阵列访问的数据之前，第二校正电路基于存储在
错误存储阵列中的错误位置校正从数据阵列访问的数据。12.根据权利要求11的所述的方法，其中二进制对称不变乘积码是半乘积码(hpc)。13.根据权利要求11的所述的方法，其中数据阵列被配置为仅按行访问在其中缓冲的二进制对称不变乘积码。14.根据权利要求11的所述的方法，还包括第一校正电路用校正数据更新数据阵列。15.根据权利要求14的所述的方法，其中访问包括仅沿第一维迭代访问在数据阵列中缓冲的二进制对称不变乘积码的码字，使得至少一些码字沿第一维被多次访问。16.根据权利要求15的所述的方法，还包括基于在达到预定迭代次数或在二进制对称不变乘积代码中没有检测到错误的第一次发生，中断对二进制对称不变乘积码的码字的迭代访问。17.根据权利要求11的所述的方法，其中：第一校正电路检测和校正包括第一校正电路在每个时钟周期检测和校正多个码字中的错误；以及第二校正电路校正数据包括第二校正电路将错误存储阵列指示的校正应用于每个时钟周期的多个码字。18.根据权利要求11的所述的方法，还包括：第一校正电路根据解码器的等待时间将错误存储阵列中的错误位置的存储进行排序。19.根据权利要求11的所述的方法，还包括从非易失性存储器系统检索二进制对称不变乘积码的一部分。20.根据权利要求11的所述的方法，还包括从通信链路接收二进制对称不变乘积码的一部分。21.一种包括程序代码装置的计算机程序，当所述程序在计算机上运行时，程序代码装置适于执行如权利要求11至20中任一项所述的方法。

技术总结
一种用于对二进制对称不变乘积码进行解码的解码器，包括具有正交第一维和第二维的数据阵列。数据阵列被配置为仅沿第一维访问其中缓冲的二进制对称不变乘积码。解码器还包括用于存储错误位置的错误存储阵列和被配置为检测和校正沿第一维从数据阵列访问的数据中的错误并将沿第二维的错误位置存储在错误存储阵列中的第一校正电路。第一校正电路基于对称不变乘积码的数据对称性确定错误位置。解码器还包括第二校正电路，在第一校正电路接收沿第一维从数据阵列访问的数据之前基于存储在错误存储阵列中的错误位置校正从数据阵列访问的数据。的数据。的数据。


技术研发人员：C
受保护的技术使用者：国际商业机器公司
技术研发日：2020.06.03
技术公布日：2021/12/17