一种检测数据相关性的电路的制作方法

1.本发明涉及集成电路技术领域，更具体地涉及一种检测数据相关性的电路。


背景技术：

2.在数字通信系统中，保证发送侧和接收侧的数据流之间的帧同步是非常重要。如何快速有效地确定出数据流的帧的起始位置并获得帧同步是现代通信领域中直接关系到通信速度和质量的关键部分。
3.通常情况下，比较简单且公认的帧同步方法是在发送侧的数据传输过程中将一段特征码插在一帧中的特定位置作为帧结构的一部分进行传输，然后由接收侧通过在接收的数据流中连续搜索特征码来进行帧同步的检测。现有技术通常使用相关器或者匹配滤波器检测相关值的峰值来在接收的数据流中连续搜索特征码，相关值的峰值所对应的位置就是检测到的特征码的位置，一旦确定这个特征码就确定了帧的起始位置，从而获得帧同步。
4.图1示出了现有技术的一种数字相关器的结构示意图。数字相关器在通信信号处理中主要起到数字匹配滤波的作用，它可以对特定码序列进行相关处理，从而完成信号的解码，恢复出传输的信息，因此其广泛应用于帧同步检测、误码校正以及模式匹配等领域中。
5.如图1所示，数字相关器100包括输入序列移位寄存器110、参考序列移位寄存器120、相关运算阵列130以及相关求和网络140。输入序列移位寄存器110用于在采样时钟clk的驱动下接收输入数据流datain，参考序列移位寄存器120用于接收参考数据流ref，相关运算阵列130用于对输入数据流datain和参考数据流ref进行相关运算，输入序列移位寄存器110每更新一位数据，相关运算阵列130就进行一次相关运算，然后将相关运算结果送入相关求和网络140，由相关求和网络140计算出相关值。相关求和网络140输出的相关值与一个检测门限做比较，并根据比较结果生成相关峰信号detection。
6.其中，输入序列移位寄存器110包括级联的多个d触发器101，每个d触发器101都包括数据输入端、时钟端、第一输出端以及第二输出端。多个d触发器101的时钟端用于接收采样时钟clk，第一级d触发器101的数据输入端与输入数据流datain连接，除第一级d触发器101之外的各级d触发器101的数据输入端与前一级的d触发器101的第一输出端连接以接收前一级的d触发器101的输出，每一级d触发器101用于在采样时钟clk的驱动下输出输入数据流datain的对应数据位。
7.相关运算阵列130包括多个异或非门xnor，每个异或非门xnor用于将输入数据流datain的每个数据位于参考数据流ref的对应数据位进行“异或”逻辑运算，然后再统计相关运算阵列130中的“1”和“0”的数目。
8.相关求和网络140包括与门and、或非门nor和或门or。与门and的输入端与相关运算阵列130中的多个异或非门xnor的输出端连接，与门and用于实现正极性相关峰的检测，根据相关运算阵列130中的“1”和“0”的数目输出正极性相关峰信号sig1。或非门nor的输入端与相关运算阵列130中的多个异或非门xnor的输出端连接，或非门nor用于实现负极性相
关峰的检测，相关运算阵列130中的“1”和“0”的数目输出负极性相关峰信号sig0。或门or的输入端分别与与门and和或非门nor的输出端连接，或门or的输出端用于输出相关峰信号detection。其中，相关峰信号detection表征当前的输入数据流datain与参考数据流ref相关，正极性相关峰信号sig1表征当前的输入数据流datain与参考数据流ref正相关，负极性相关峰信号sig0表征当前的输入数据流datain与参考数据流ref负相关。
9.在现有技术的数字相关器100中，需要对输入数据流和参考数据流进行异或运算，并且需要对运算结果进行累加处理，所以需要在电路中使用移位寄存器、累加器、数值比较器以及异或运算器，电路结构复杂，增大了电路面积，不适用一些需要控制成本的领域。


技术实现要素：

10.有鉴于此，本发明的目的在于提供一种检测数据相关性的电路，可以简化电路结构，降低电路的复杂性，减小相关性检测的成本。
11.根据本发明实施例，提供了一种检测数据相关性的电路，包括：串并转换模块，接收串行数据信号和参考数据信号，并根据所述参考数据信号和采样时钟将所述串行数据信号转换成并行数据信号；电压检测模块，接收所述并行数据信号，并将所述并行数据信号转换为模拟的电压检测信号；相关输出模块，适于将所述电压检测信号与第一阈值电压和第二阈值电压进行比较，以判断所述串行数据信号和所述参考数据信号之间的相关性，其中，所述相关输出模块适于根据比较结果生成第一指示信号和第二指示信号，所述第一指示信号表征所述串行数据信号与所述参考数据信号是否相关，所述第二指示信号表征所述串行数据信号和所述参考数据信号正相关还是负相关。
12.优选地，所述相关输出模块包括：第一运算放大器，反相输入端接收所述第一阈值电压，正相输入端接收所述电压检测信号，输出端用于提供第一比较信号；第二运算放大器，正相输入端接收所述第二阈值电压，反相输入端接收所述电压检测信号，输出端用于提供第二比较信号；第一晶体管，控制端与所述第一运算放大器的输出端连接，第一端经一上拉电阻与电源电压连接，第二端接地；第二晶体管，控制端与所述第二运算放大器的输出端连接，第一端与所述第一晶体管的第一端连接，第二端接地，其中，所述第一晶体管和所述第二晶体管的中间节点用于输出所述第一指示信号，所述第一晶体管和所述第一运算放大器的中间节点用于输出所述第二指示信号。
13.优选地，所述相关输出模块还包括依次串联连接于所述电源电压和地之间的第一至第三电阻，其中，第一电阻和第二电阻的中间节点适于提供所述第一阈值电压，第二电阻和所述第三电阻的中间节点适于提供所述第二阈值电压。
14.优选地，所述第二电阻为可调电阻，可通过调节所述第二电阻的阻值调节数据相关性检测的检测门限。
15.优选地，所述串并转换模块包括：级联的多个触发单元，每级所述触发单元适于根据所述采样时钟对接收的数据进行处理，以生成第一输出数据和第二输出数据；与所述多个触发单元对应设置的多个切换单元，每个所述切换单元用于根据所述参考数据信号将所述第一输出数据和所述第二输出数据之一输出为所述并行数据信号的一个有效数据比特。
16.优选地，所述电压检测模块包括与所述多个切换单元对应设置的多个检测电阻，其中，所述多个检测电阻的第一端分别与对应的切换单元的输出端连接，所述多个检测电
阻的第二端彼此连接，以提供所述电压检测信号。
17.优选地，每级所述触发单元都包括数据输入端、时钟端、第一输出端以及第二输出端，其中，所述每级所述触发单元的时钟端用于接收所述采样时钟，第一输出端用于输出所述第一输出数据，第二输出端用于输出所述第二输出数据，第一级触发单元的数据输入端用于接收所述串行数据信号，第一级触发单元之外的各级触发单元的数据输入端与前一级的触发单元的第一输出端连接以接收前一级触发单元的第一输出数据。
18.优选地，每级所述触发单元都还包括：依次连接于电源电压和地之间的第一电流源、第三晶体管以及第四晶体管，所述第三晶体管的控制端与所述数据输入端连接，所述第四晶体管的控制端与所述时钟端连接；依次连接于所述电源电压和地之间的第二电流源和第五晶体管，所述第五晶体管的控制端与所述数据输入端连接；依次连接于所述电源电压和所述第四晶体管的第一端之间的第三电流源和第六晶体管，所述第六晶体管的控制端与所述第五晶体管的第一端连接；依次连接于所述电源电压和地之间的第四电流源、第七晶体管和第八晶体管，所述第七晶体管的控制端与所述第一输出端连接，所述第七晶体管的第一端与所述第二输出端连接，所述第八晶体管的控制端与所述第三晶体管的第一端连接；依次连接于所述电源电压和地之间的第五电流源、第九晶体管和第十晶体管，所述第九晶体管的控制端与所述第二输出端连接，所述第九晶体管的第一端与所述第一输出端连接，所述第十晶体管的控制端与所述第六晶体管的第一端连接。
19.优选地，所述第一输出数据与所述数据输入端接收的数据相同，第二输出数据与所述数据输入端接收的数据相反。
20.优选地，所述切换单元选自单刀双掷开关，所述参考数据信号的每个数据位分别被提供至对应单刀双掷开关的控制端。
21.本发明实施例的检测数据相关性的电路包括串并转换模块、电压检测模块以及相关性输出模块，电压检测模块将所述并行数据信号转换为模拟的电压检测信号，然后由相关输出模块将所述电压检测信号与第一阈值电压和第二阈值电压进行比较，根据比较结果判断所述串行数据信号和所述参考数据信号之间的相关性。通过以模拟比较的方式判断数据的相关性，采用电阻和比较器替代了现有的数字相关器中的累加器和数值比较器，极大地简化了相关性检测的运算部分电路，有利于简化电路结构，降低电路的复杂性，同时降低了相关性检测的成本。
22.在进一步的实施例中，所述检测数据相关性的电路通过使用8个晶体管和5个电流源来实现对串行数据的采样和保持，得到并行数据，与现有的使用移位寄存器再进行异或运算的方法相比，本发明实施例的电路省略了输入数据移位寄存器、参考数据移位寄存器和异或运算器等电路，有利于进一步简化电路结构，减小相关器的电路面积。
23.在更进一步的实施例中，所述检测数据相关性的电路通过可调电阻来调节第一阈值电压和第二阈值电压的电压值，从而达到调节检测门限的目的，不需要在电路中设置专门的比较设定值寄存器，不仅能进一步简化电路结构，而且可以增大多位串行数据相关性检测的适用性，可应用于间歇性短序列数据采集，并且对序列采集并不是特别严格的应用领域。
附图说明
24.通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
25.图1示出了现有技术的一种数字相关器的结构示意图；
26.图2示出根据本发明第一实施例的一种检测数据相关性的电路的结构示意图；
27.图3示出根据本发明第二实施例的一种触发单元的结构示意图。
具体实施方式
28.以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。
29.在下文中描述了本发明的许多特定的细节，例如部件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
30.应当理解，在以下的描述中，“电路”可包括单个或多个组合的硬件电路、可编程电路、状态机电路和/或能存储由可编程电路执行的指令的元件。当称元件或电路“连接到”另一元件或称元件/电路“连接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。
31.需要指出的是，在二进制数据传输中，高电平信号“1”和低电平信号“0”是一个相对的概念。
32.图2示出根据本发明第一实施例的一种检测数据相关性的电路的结构示意图。如图2所示，电路200包括串并转换模块210、电压检测模块220以及相关输出模块230。
33.串并转换模块210用于接收串行数据信号datain、采样时钟clk以及参考数据信号ref，并根据参考数据信号ref和采样时钟clk将串行数据信号datain转换为并行数据信号。在数据传输系统中，发送侧的数据一个字节一个字节地发送，形成以串行顺序排列的比特流。每个字节是固定但不重要长度的“0”或“1”。串并转换模块210与采样时钟clk同步地采样串行数据信号datain，并产生多个输出信号，所述多个输出信号被并行地提供至电压检测模块220，每个输出信号对应并行数据信号的一个有效比特数据。
34.电压检测模块220接收所述并行数据信号，并将所述并行数据信号转换为模拟的电压检测信号vs。
35.相关输出模块230接收所述电压检测信号vs，并将电压检测信号vs与第一阈值电压vu和第二阈值电压vd进行比较，以判断串行数据信号datain与参考数据信号ref的相关性。其中，相关输出模块230根据比较结果生成第一指示信号lost和第二指示信号sig，所述第一指示信号lost表征所述串行数据信号datain与所述参考数据信号ref是否相关，所述第二指示信号sig表征所述串行数据信号datain和所述参考数据信号ref正相关还是负相关。
36.当第一指示信号lost为低电平信号“0”时，表征串行数据信号datain与参考数据信号ref相关；当第一指示信号lost为高电平信号“1”时，表征串行数据信号datain与参考
数据信号ref不相关。
37.在第一指示信号lost为低电平信号“0”的前提下，当第二指示信号sig为低电平信号“0”时，表征串行数据信号datain与参考数据信号ref正相关，即串行数据信号datain与参考数据信号ref相同；当第二指示信号sig为高电平信号“1”时，表征串行数据信号datain与参考数据信号ref相反，即串行数据信号datain为参考数据信号ref的反码。
38.进一步的，串并转换模块210包括级联的多个触发单元201、与多个触发单元201对应设置的多个切换单元202，为了方便说明，图2中以4个触发单元201和切换单元202为例进行说明。每个触发单元201都包括数据输入端d、时钟端clk、第一输出端q 以及第二输出端q-。多个触发单元201的时钟端clk都与采样时钟clk连接，第一级触发单元的数据输入端d用于接收串行数据信号datain，第一级触发单元之外的各级触发单元的数据输入端d与前一级的触发单元的第一输出端q 连接。每一级触发单元201适于根据所述采样时钟clk对接收的数据进行处理，以分别在第一输出端q 和第二输出端q-生成第一输出数据和第二输出数据。
39.所述多个切换单元202用于根据多个触发单元201的输出以及所述参考数据信号ref得到多个输出信号s1-s4。进一步的，所述参考数据信号ref为多位二进制数，每个所述切换单元202用于根据所述参考数据信号ref对应的数据位将所述第一输出数据和所述第二输出数据之一输出为所述并行数据信号的一个有效比特数据。以第一个切换单元为例，当参考数据信号ref的第一个数据位为高电平信号“1”时，第一个切换单元将第二输出数据输出为所述输出信号s1；当参考数据信号ref的第一个数据位为低电平信号“0”时，第一个切换单元将第一输出数据输出为所述输出信号s1。更进一步的，所述多个切换单元202通过单刀双掷开关实现，所述单刀双掷开关的控制端受控于参考数据信号ref的一个数据位。
40.进一步的，所述电压检测模块220包括与所述多个切换单元202对应设置的多个检测电阻r(图中仅示出了检测电阻r1-r4)，所述多个检测电阻r的第一端分别与对应的切换单元202的输出端连接，所述多个检测电阻r的第二端彼此连接，以提供电压检测信号vs。
41.进一步的，相关输出模块230包括运算放大器opa1、运算放大器opa2、晶体管m1、晶体管m2以及上拉电阻rpull。运算放大器opa1的反相输入端接收第一阈值电压vu，正相输入端接收电压检测信号vs，输出端用于提供第一比较信号。运算放大器opa2的正相输入端接收第二阈值电压vd，反相输入端接收所述电压检测信号vs，输出端用于提供第二比较信号。晶体管m1的控制端与运算放大器opa1的输出端连接，第一端经上拉电阻rpull与电源电压vcc连接，第二端接地。晶体管m2的控制端与所述运算放大器opa2的输出端连接，第一端与所述晶体管m1的第一端连接，第二端接地。其中，晶体管m1和晶体管m2的中间节点用于输出所述第一指示信号lost，所述晶体管m1和所述运算放大器opa1的中间节点用于输出所述第二指示信号sig。
42.进一步的，相关输出模块230还包括依次串联连接于所述电源电压vcc和地之间的电阻ru、电阻rv以及电阻rd。其中，电阻ru和电阻rv的中间节点适于提供所述第一阈值电压vu，电阻rv和电阻rd的中间节点适于提供所述第二阈值电压vd。进一步的，第一阈值电压vu始终大于第二阈值电压vd。晶体管m1和晶体管m2将第一比较信号和第二比较信号进行比较，二者的比较结果经上拉电阻rpull的上拉生成第一指示信号lost。
43.其中，当电压检测信号vs小于第二阈值电压vd时，第一指示信号lost为低电平信
号“0”，第二指示信号sig为低电平信号“0”；当电压检测信号vs大于第二阈值电压vd，且电压检测信号vs小于第一阈值电压vu时，第一指示信号lost为高电平信号“1”，第二指示信号sig为低电平信号“0”；当电压检测信号vs大于第一阈值电压vu时，第一指示信号lost为低电平信号“0”，第二指示信号sig为高电平信号“1”。
44.由此可知，第一阈值电压vu和第二阈值电压vd构成了相关性检测的检测门限，当电压检测信号vs高于或低于检测门限时，则认为串行数据信号datain与参考数据信号ref相关；当电压检测信号vs位于检测门限之内时，则认为串行数据信号datain与参考数据信号ref不相关。因此，检测门限的高低决定了相关性检测的虚警概率和漏警概率的大小(虚警是指串行数据信号datain与参考数据信号ref不相关时，相关器认为此时串行数据信号datain与参考数据信号ref相关；漏警是指串行数据信号datain与参考数据信号ref相关时，相关器误认为此时串行数据信号datain与参考数据信号ref不相关)。
45.更进一步的，电阻rv为可调电阻，可通过调节电阻rv的电阻值来调节第一阈值电压vu和第二阈值电压vd的大小，继而达到调节相关性检测的检测门限，增大或减少允许出错的数据位数的目的。
46.图3示出根据本发明第二实施例的一种触发单元的结构示意图。如图3所示，触发单元201包括电流源i1-i5和晶体管m3-m10。其中，电流源i1、晶体管m3以及晶体管m4依次连接于电源电压vcc和地之间，晶体管m3的控制端与数据输入端d连接，晶体管m4的控制端与时钟端clk连接。电流源i2和晶体管m5依次连接于电源电压vcc和地之间晶体管m5的控制端与数据输入端d连接。电流源i3和晶体管m6依次连接于电源电压vcc和晶体管m4的第一端之间，晶体管m6的控制端与晶体管m5的第一端连接。电流源i4、晶体管m7和晶体管m8依次连接于电源电压vcc和地之间，晶体管m7的控制端与第一输出端q 连接，晶体管m7的第一端与第二输出端q-连接，晶体管m8的控制端与晶体管m3的第一端连接。电流源i5、晶体管m9以及晶体管m10依次连接于电源电压vcc和地之间，晶体管m9的第一端与第一输出端q 连接，晶体管m9的控制端与第二输出端q-连接，晶体管m10的控制端与晶体管m6的第一端连接。
47.数据输入端口d为串行数据的位输入端口，时钟端clk为本地采样时钟的输入端口，晶体管m4接收本地采样时钟，晶体管m7-m10的作用在于根据晶体管m8和晶体管m10的状态，输出并保持第一输出端口q 和第二输出端口q-的状态，晶体管m3、晶体管m5和晶体管m6用于在晶体管m4的控制下产生晶体管m8和晶体管m10的输入状态。通过本地采样时钟的同步，晶体管m3-m10根据数据输入端口d的数据在第一输出端口q 和第二输出端口q-产生第一输出数据和第二输出数据，其中，第一输出数据与数据输入端口d的数据相同，第二输出数据与数据输入端口d的数据相反。
48.在本技术中，晶体管m1-m10例如通过n型mosfet(n-metal-oxide-semiconductor field-effect transistor，n型金属氧化物半导体场效应晶体管)实现，n型mosfet的第一端、第二端和控制端分别为漏极、源极和栅极。
49.综上所述，本发明实施例的检测数据相关性的电路包括串并转换模块、电压检测模块以及相关性输出模块，电压检测模块将所述并行数据信号转换为模拟的电压检测信号，然后由相关输出模块将所述电压检测信号与第一阈值电压和第二阈值电压进行比较，根据比较结果判断所述串行数据信号和所述参考数据信号之间的相关性。通过以模拟比较的方式判断数据的相关性，采用电阻和比较器替代了现有的数字相关器中的累加器和数值
比较器，极大地简化了相关性检测的运算部分电路，有利于简化电路结构，降低电路的复杂性，同时降低了相关性检测的成本。
50.在进一步的实施例中，所述检测数据相关性的电路通过使用8个晶体管和5个电流源来实现对串行数据的采样和保持，得到并行数据，与现有的使用移位寄存器再进行异或运算的方法相比，本发明实施例的电路省略了输入数据移位寄存器、参考数据移位寄存器和异或运算器等电路，有利于进一步简化电路结构，减小相关器的电路面积。
51.在更进一步的实施例中，所述检测数据相关性的电路通过可调电阻来调节第一阈值电压和第二阈值电压的电压值，从而达到调节检测门限的目的，不需要在电路中设置专门的比较设定值寄存器，不仅能进一步简化电路结构，而且可以增大多位串行数据相关性检测的适用性，可应用于间歇性短序列数据采集，并且对序列采集并不是特别严格的应用领域。
52.应当说明，尽管在本文中，将器件说明为某种n沟道或p沟道器件、或者某种n型或者p型掺杂区域，然而本领域的普通技术人员可以理解，根据本发明，互补器件也是可以实现的。本领域的普通技术人员可以理解，导电类型是指导电发生的机制，例如通过空穴或者电子导电，因此导电类型不涉及掺杂浓度而涉及掺杂类型，例如p型或者n型。本领域普通技术人员可以理解，本文中使用的与电路运行相关的词语“期间”、“当”和“当
……
时”不是表示在启动动作开始时立即发生的动作的严格术语，而是在其与启动动作所发起的反应动作(reaction)之间可能存在一些小的但是合理的一个或多个延迟，例如各种传输延迟等。本文中使用词语“大约”或者“基本上”意指要素值(element)具有预期接近所声明的值或位置的参数。然而，如本领域所周知的，总是存在微小的偏差使得该值或位置难以严格为所声明的值。本领域已恰当的确定了，至少百分之十(10％)(对于半导体掺杂浓度，至少百分之二十(20％))的偏差是偏离所描述的准确的理想目标的合理偏差。当结合信号状态使用时，信号的实际电压值或逻辑状态(例如“1”或“0”)取决于使用正逻辑还是负逻辑。
53.此外，还需要说明，在本文中的诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
54.依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。