数据传输方法、处理器系统、可读存储介质及电子设备与流程

技术特征：
1.一种数据传输方法，其特征在于，所述方法应用于处理器系统，所述处理器系统包括多个芯片，每个芯片包括多个功能核，位于相同芯片内的功能核之间的数据传输速度高于位于不同芯片的功能核之间的数据传输速度，其中，每个芯片的所述多个功能核根据任务不同划分为多个核簇，在由第一芯片向第二芯片传输数据的情况下，所述第一芯片包括用于执行计算任务的计算核簇，以及用于执行数据缓存及传输任务的缓存核簇，所述第二芯片包括用于执行数据接收任务的接收核簇，所述第一芯片和所述第二芯片为所述处理器系统的任意两个芯片，其中，所述方法包括：在第一工作周期中，所述计算核簇将计算结果数据传输到所述缓存核簇，所述缓存核簇将所述计算结果数据的第一数据传输到所述接收核簇；在第二工作周期中，所述计算核簇执行计算任务，所述缓存核簇将所述计算结果数据的第二数据传输到所述接收核簇，所述第二数据包括所述计算结果数据中、除所述第一数据之外的数据。2.根据权利要求1所述的方法，其特征在于，在所述第一工作周期中，所述计算核簇、所述缓存核簇及所述接收核簇之间时序同步；在所述第二工作周期中，所述计算核簇与所述缓存核簇及所述接收核簇之间时序异步，所述缓存核簇与所述接收核簇之间时序同步。3.根据权利要求1所述的方法，其特征在于，在第一工作周期中，所述计算核簇将计算结果数据传输到所述缓存核簇，包括：在所述计算结果数据传输完成的情况下，所述第一工作周期结束。4.根据权利要求1所述的方法，其特征在于，所述处理器系统的不同芯片之间通过串行方式传输数据，其中，在第一工作周期中，所述缓存核簇将所述计算结果数据的第一数据传输到所述接收核簇，包括：所述缓存核簇中的第一功能核将所述第一数据的第一子数据传输到所述接收核簇；所述缓存核簇中的第二功能核将所述第一数据的第二子数据传输到第三芯片的多播核簇，以使所述多播核簇将所述第二子数据传输到所述接收核簇，其中，所述第三芯片为所述处理器系统中、除所述第一芯片和所述第二芯片之外的至少一个芯片。5.根据权利要求4所述的方法，其特征在于，在第二工作周期中，所述缓存核簇将所述计算结果数据的第二数据传输到所述接收核簇，包括：所述缓存核簇中的第一功能核将所述第二数据的第三子数据传输到所述接收核簇；所述缓存核簇中的第二功能核将所述第二数据的第四子数据传输到所述第三芯片的多播核簇，以使所述多播核簇将所述第四子数据传输到所述接收核簇。6.根据权利要求5所述的方法，其特征在于，所述方法还包括：在第一工作周期中，所述第三芯片的多播核簇将所述第二子数据传输到所述第二芯片的接收核簇；在第二工作周期中，所述第三芯片的多播核簇将所述第四子数据传输到所述第二芯片的接收核簇。
7.根据权利要求1所述的方法，其特征在于，所述第一工作周期包括n个第一子周期，n为大于1的整数，其中，在第一工作周期中，所述缓存核簇将所述计算结果数据的第一数据传输到所述接收核簇，包括：在第1个第一子周期中，所述缓存核簇不向所述接收核簇传输数据；在第2个第一子周期至第n个第一子周期中，所述缓存核簇向所述接收核簇传输所述第一数据。8.一种处理器系统，其特征在于，所述处理器系统包括多个芯片，每个芯片包括多个功能核，位于相同芯片内的功能核之间的数据传输速度高于位于不同芯片的功能核之间的数据传输速度，其中，每个芯片的所述多个功能核根据任务不同划分为多个核簇，在由第一芯片向第二芯片传输数据的情况下，所述第一芯片包括用于执行计算任务的计算核簇，以及用于执行数据缓存及传输任务的缓存核簇，所述第二芯片包括用于执行数据接收任务的接收核簇，所述第一芯片和所述第二芯片为所述处理器系统的任意两个芯片，其中，所述第一芯片被配置为：在第一工作周期中，所述计算核簇将计算结果数据传输到所述缓存核簇，所述缓存核簇将所述计算结果数据的第一数据传输到所述接收核簇；在第二工作周期中，所述计算核簇执行计算任务，所述缓存核簇将所述计算结果数据的第二数据传输到所述接收核簇，所述第二数据包括所述计算结果数据中、除所述第一数据之外的数据。9.一种非易失性计算机可读存储介质，其上存储有计算机程序指令，其特征在于，所述计算机程序指令被处理器执行时实现权利要求1至7中任意一项所述的方法。10.一种电子设备，其特征在于，所述电子设备包括如权利要求8所述的处理器系统。

技术总结
本公开涉及一种数据传输方法、处理器系统、可读存储介质及电子设备，该方法包括：在第一工作周期中，计算核簇将计算结果数据传输到缓存核簇，缓存核簇将计算结果数据的第一数据传输到接收核簇；在第二工作周期中，计算核簇执行计算任务，缓存核簇将计算结果数据的第二数据传输到接收核簇，第二数据包括计算结果数据中、除第一数据之外的数据。该方法可减少处理器系统中各芯片的功能核的空转、等待时间，提高了处理器系统的效率和执行速度。提高了处理器系统的效率和执行速度。提高了处理器系统的效率和执行速度。


技术研发人员：裴京 王松 马骋 徐海峥
受保护的技术使用者：清华大学
技术研发日：2021.08.25
技术公布日：2021/11/23