一种基于固定信号延迟的无刷直流电机无位置控制方法与流程

1.本发明涉及无刷直流电机无位置控制技术领域，尤其涉及一种基于固定信号延迟的无刷直流电机无位置控制方法。


背景技术：

2.无刷直流电机具有结构简单、转子转动惯量小、效率高、功率密度高、体积小、无电刷等优点，广泛应用于国防、航天、航空、家电、汽车等高性能运动控制领域，随着永磁材料的出现以及电子元器件的快速发展，无刷直流电机的应用愈加广泛，而无刷直流电机控制性能的好坏，关键取决于电机换相提取电路的准确性和可靠性。
3.现有的无刷直流电机换相点提取电路主要分为两大类，一类是基于位置传感器的换相点提取电路，另一类是基于无位置传感器的换相点提取电路。基于位置传感器的换相点提取电路主要是从霍尔传感器、光电码盘或者旋变变压器等传感器中提取换相点，优点是传感器的换相点提取电路比较成熟，检测精度高，缺点是由于传感器的存在，电机的成本和体积均增加，不满足小体积低成本的要求，并且传感器引出线较多，导致系统可靠性和抗干扰性降低。基于无位置传感器的换相点提取电路主要借助于采集电压、电流、转速等参量，结合电机的数学模型和相关参数进行一系列复杂的算法来计算电机的换相点，优点是省掉机械式位置传感器，降低电机体积和成本，提高系统可靠性，缺点是计算算法相对复杂，需要实时获取多个参量才能实现，同时由于电机参数和数学模型存在不确定性，导致换相点计算的准确性受到影响。


技术实现要素：

4.鉴于上述的分析，本发明旨在提供一种基于固定信号延迟的无刷直流电机无位置控制方法，用以解决现有无刷直流电机无位置控制的准确性、可靠性低的问题。
5.本发明的目的主要是通过以下技术方案实现的：
6.一种基于固定信号延迟的无刷直流电机无位置控制方法，其特征在于，所述方法包括如下步骤：
7.采集所述无刷直流电机的三相信号，基于第二驱动信号处理所述三相信号，输出所述无刷直流电机的电周期频率的同频信号u
an0’和3倍频信号u
sn0’；
8.基于第一驱动信号对所述同频信号u
an0’和3倍频信号u
sn0’做90
°
固定延迟处理后输出信号u
an1’和u
sn1’；
9.对信号u
an1’和u
sn1’隔离后得到信号u
an2’和u
sn2’；
10.提取所述信号u
sn2’和信号u
an2’的换相信号，得到3倍频换相信号z1和同频换相信号z2；
11.对所述3倍频换相信号z1倍频，得到倍频信号h1，并将所述倍频信号h1反相得到倍频信号h2；放大所述h1、h2信号得到所述第一驱动信号；
12.根据所述3倍频换相信号z1和同频换相信号z2之间的信号关系，确定换相逻辑，并
基于所述换相逻辑，生成控制信号；驱动放大所述控制信号得到所述第二驱动信号；
13.还基于所述第二驱动信号控制所述无刷直流电机的转动。
14.在上述方案的基础上，本发明还做了如下改进：
15.进一步，基于第一驱动信号驱动固定延迟信号提取电路对所述同频信号uan0’和3倍频信号u
sn0’做90
°
固定延迟处理；
16.所述固定延迟信号提取电路包括：mos管vt
11
、vt
12
、vt
13
、vt
14
、vt
15
、vt
16
、vt
17
、vt
18
，电容c3、c4、c5、c6、c7、c8、c9、c
10
，电阻r8、r9、r
11
、r
13
，运算放大器u1、u5；其中，
17.r9的一端作为固定延迟信号提取电路的第一输入端，用于接收电频率3倍频信号u
sn0’，r9的另一端分别与vt
11
的漏极、vt
13
的漏极、电容c4的一端相连相连，vt
11
的源极分别与vt
12
的漏极、电容c3的一端相连，vt
12
的源极、电容c8的一端接入运算放大器u1的输出端；vt
13
的源极分别与vt
14
的漏极、电容c7的一端相连，vt
14
的源极分别与运算放大器u1的反相输入端、电容c8的另一端相连；电容c4、c7、c3的另一端均接公共点；运算放大器u1的同相输入端经电阻r8后接公共点；运算放大器u1的输出端用于输出信号u
sn1’；
18.r
11
的一端作为固定延迟信号提取电路的第二输入端，用于接收同频信号u
an0’，r11的另一端分别与vt
15
的漏极、vt
17
的漏极、电容c6的一端相连相连，vt
15
的源极分别与vt
16
的漏极、电容c5的一端相连，vt
16
的源极、电容c
10
的一端接入运算放大器u5的输出端；vt
17
的源极分别与vt
18
的漏极、电容c9的一端相连，vt
18
的源极分别与运算放大器u5的反相输入端、电容c9的另一端相连；电容c6、c9、c5的另一端均接公共点；运算放大器u5的同相输入端经电阻r
13
后接公共点；运算放大器u5的输出端用于输出信号u
an1’；
19.mos管vt
11
、vt
12
、vt
13
、vt
14
、vt
15
、vt
16
、vt
17
、vt
18
的栅极和源极均受所述第一驱动信号的控制，其中，所述第一驱动信号用于控制mos管vt
11
、vt
12
的交替导通、mos管vt
13
、vt
14
的交替导通、mos管vt
15
、vt
16
的交替导通，以及mos管vt
17
、vt
18
的交替导通。
20.进一步，基于所述第二驱动信号通过功率主电路处理所述三相信号；
21.所述功率主电路包括：mos管vt1、vt2、vt3、vt4、vt5、vt6、电容c1、c2、电阻r1、r2、r3、r4、r5、r6、r7；其中，
22.mos管vt1的源极与vt4的漏极、无刷直流电机的a相端口相连；
23.mos管vt3的源极与vt6的漏极、无刷直流电机的b相端口相连；
24.mos管vt5的源极与vt2的漏极、无刷直流电机的c相端口相连；
25.mos管vt5、vt3、vt1的漏极相连后与电容c1的一端相连，mos管vt2、vt6、vt4的源极相连后与电容c2的一端、电阻r5的一端相连；电容c1的另一端与电容c2的另一端、电阻r4的一端相连，电阻r4的另一端与电阻r5的另一端相连，电阻r4的另一端用于输出电频率3倍频信号u
sn0’；
26.无刷直流电机的a、b、c三相端口还分别经电阻r1、r2、r3后接公共点；
27.无刷直流电机a、b、c三相端口之一还依次经电阻r6、r7后接公共点，电阻r6与r7的公共端用于输出电频率同频信号u
an0’；
28.mos管vt1、vt2、vt3、vt4、vt5、vt6的栅极和源极受所述第二驱动信号的控制。
29.进一步，当功率主电路中无刷直流电机a相端口依次经电阻r6、r7后接公共点时，所述换相逻辑为：
30.若电机正转，当z2的上升沿和z1的一个上升沿同时出现时，控制mos管vt2和vt3导
通，紧接着z1的下一个下降沿出现时，控制mos管vt3和vt4导通，紧接着z1的下一个上升沿出现时，控制mos管vt4和vt5导通，接着，z2的下降沿和z1的一个下降沿同时出现时，控制mos管vt5和vt6导通，紧接着z1的下一个上升沿出现时，控制mos管vt6和vt1导通，紧接着z1的下一个下降沿出现时，控制mos管vt1和vt2导通；
31.若电机反转，当z2的上升沿和z1的一个上升沿同时出现时，控制mos管vt5和vt6导通，紧接着z1的下一个下降沿出现时，控制mos管vt6和vt1导通，紧接着z1的下一个上升沿出现时，控制mos管vt1和vt2导通，接着，z2的下降沿和z1的一个下降沿同时出现时，控制mos管vt2和vt3导通，紧接着z1的下一个上升沿出现时，控制mos管vt3和vt4导通，紧接着z1的下一个下降沿出现时，控制mos管vt4和vt5导通；
32.所述换相逻辑存储于pld芯片中，将所述pld芯片输出的信号gt
1-gt6作为所述控制信号，信号gt
1-gt6经驱动放大后得到相应的第二驱动信号，以分别对应控制mos管vt
1-vt6的导通和关断。
33.进一步，通过换相信号提取电路提取所述信号u
sn2’和信号u
an2’的换相信号；
34.所述换相信号提取电路包括：电压比较器u9、u
10
，电阻r
18
、r
19
、r
20
、r
21
；其中，
35.信号u
sn2’经电阻r
18
接入电压比较器u9的反相输入端，电压比较器u9的同相输入端接地，电压比较器u9的输出端经电阻r
19
后接vcc，电压比较器u9的输出端用于输出所述3倍频换相信号z1；
36.信号u
an2’经电阻r
21
接入电压比较器u
10
的反相输入端，电压比较器u
10
的同相输入端接地，电压比较器u
10
的输出端经电阻r
20
后接vcc，电压比较器u
10
的输出端用于输出同频换相信号z2。
37.进一步，采用锁相倍频电路对所述3倍频换相信号z1倍频，得到倍频信号h1，并将所述倍频信号h1反相得到倍频信号h2；
38.所述锁相倍频电路包括：锁相环芯片u
11
、计数器u
12
、分频器u
13
、电阻r
22
、r
23
，电容c
15
、c
16
；其中，
39.3倍频换相信号z1接入锁相环芯片u
11
的signal in端，锁相环芯片u
11
的phase compⅱout端依次经电阻r
22
、r
23
、电容c
15
与inhibit端相连，还经电阻r
22
与vco in端相连；锁相环芯片u
11
的c1a和c1b端串联电容c
16
；锁相环芯片u
11
的comparatorin端与分频器u
13
的q5端相连，分频器u
13
的φ1端与锁相环芯片u
11
的vco in端相连后接入计数器u
12
的1a端，计数器u
12
的1y端输出信号h2；分频器u
13
的φ1端还直接输出信号h1。
40.进一步，采用固定延迟信号驱动电路放大所述h1、h2信号得到所述第一驱动信号；
41.所述固定延迟信号驱动电路包括：ir2110驱动芯片u
14
、ir2110驱动芯片u
15
、ir2110驱动芯片u
16
、ir2110驱动芯片u
17
、电阻r
24
、r
25
、r
26
、r
27
、r
28
、r
29
、r
30
、r
31
、二极管d1、d2、d3、d4、d5、d6、d7、d8；其中，
42.信号h1分别接入ir2110驱动芯片u
14
、ir2110驱动芯片u
15
、ir2110驱动芯片u
16
、ir2110驱动芯片u
17
的hin端；信号h2分别接入ir2110驱动芯片u
14
、ir2110驱动芯片u
15
、ir2110驱动芯片u
16
、ir2110驱动芯片u
17
的lin端；
43.ir2110驱动芯片u
14
、ir2110驱动芯片u
15
、ir2110驱动芯片u
16
、ir2110驱动芯片u
17
的vb端分别接电源vcc1、vcc端接电源vcc2；
44.ir2110驱动芯片u
14
中，h0端与二极管d1的负极相连，二极管d1的正极用于输出第
一驱动信号g1；二极管d1的两端还并联电阻r
24
；vs端用于输出第一驱动信号vs1，com端用于输出第一驱动信号com2；l0端与二极管d2的负极相连，二极管d2的正极用于输出第一驱动信号g2；二极管d2的两端还并联电阻r
25
；
45.ir2110驱动芯片u
15
中，h0端与二极管d3的负极相连，二极管d3的正极用于输出第一驱动信号g3；二极管d3的两端还并联电阻r
26
；vs端用于输出第一驱动信号vs3，com端用于输出第一驱动信号com4；l0端与二极管d4的负极相连，二极管d4的正极用于输出第一驱动信号g4；二极管d4的两端还并联电阻r
27
；
46.ir2110驱动芯片u
16
中，h0端与二极管d5的负极相连，二极管d5的正极用于输出第一驱动信号g5；二极管d5的两端还并联电阻r
28
；vs端用于输出信号vs5，com端用于输出第一驱动信号com6；l0端与二极管d6的负极相连，二极管d6的正极用于输出第一驱动信号g6；二极管d6的两端还并联电阻r
29
；
47.ir2110驱动芯片u
17
中，h0端与二极管d7的负极相连，二极管d7的正极用于输出第一驱动信号g7；二极管d7的两端还并联电阻r
30
；vs端用于输出第一驱动信号vs7，com端用于输出第一驱动信号com8；l0端与二极管d8的负极相连，二极管d8的正极用于输出第一驱动信号g8；二极管d8的两端还并联电阻r
31
；
48.第一驱动信号g1、vs1分别控制vt
11
的栅极、源极；第一驱动信号g2、com2分别控制vt
12
的栅极、源极；第一驱动信号g3、vs3分别控制vt
13
的栅极、源极；第一驱动信号g4、com4分别控制vt
14
的栅极、源极，第一驱动信号g5、vs5分别控制vt
15
的栅极、源极；第一驱动信号g6、com6分别控制vt
16
的栅极、源极；第一驱动信号g7、vs7分别控制vt
17
的栅极、源极；第一驱动信号g8、com8分别控制vt
18
的栅极、源极。
49.进一步，采用功率主电路驱动电路驱动放大所述控制信号得到所述第二驱动信号；
50.所述功率主电路驱动电路包括：ir2110驱动芯片u
18
、ir2110驱动芯片u
19
、ir2110驱动芯片u
20
、ir2110驱动芯片u
21
、电阻r
32
、r
33
、r
34
、r
35
、r
36
、r
37
、二极管d9、d
10
、d
11
、d
12
、d
13
、d
14
；其中，
51.ir2110驱动芯片u
18
中，信号gt1接入hin端；信号gt2接入lin端；vb端分别接电源vcc10、vcc端接电源vcc9；h0端与二极管d9的负极相连，二极管d9的正极用于输出第二驱动信号gt
11
；二极管d9的两端还并联电阻r
32
；vs端用于输出第二驱动信号vs
11
，com端用于输出第二驱动信号com
12
；l0端与二极管d
10
的负极相连，二极管d
10
的正极用于输出第二驱动信号g
12
；二极管d2的两端还并联电阻r
33
；
52.ir2110驱动芯片u
19
中，信号gt3接入hin端；信号gt4接入lin端；vb端分别接电源vcc11、vcc端接电源vcc9；h0端与二极管d
11
的负极相连，二极管d
11
的正极用于输出第二驱动信号gt
13
；二极管d
11
的两端还并联电阻r
34
；vs端用于输出第二驱动信号vs
13
，com端用于输出第二驱动信号com
14
；l0端与二极管d
12
的负极相连，二极管d
12
的正极用于输出第二驱动信号g
14
；二极管d
12
的两端还并联电阻r
35
；
53.ir2110驱动芯片u
20
中，信号gt5接入hin端；信号gt6接入lin端；vb端分别接电源vcc12、vcc端接电源vcc9；h0端与二极管d
13
的负极相连，二极管d
13
的正极用于输出第二驱动信号gt
15
；二极管d
13
的两端还并联电阻r
36
；vs端用于输出第二驱动信号vs
15
，com端用于输出第二驱动信号com
16
；l0端与二极管d
14
的负极相连，二极管d
14
的正极用于输出第二驱动信
号g
16
；二极管d
14
的两端还并联电阻r
37
；
54.第二驱动信号g
11
、vs
11
分别控制vt1的栅极、源极；第二驱动信号g
12
、com
12
分别控制vt2的栅极、源极；第二驱动信号g
13
、vs
13
分别控制vt3的栅极、源极；第二驱动信号g
14
、com
14
分别控制vt4的栅极、源极，第二驱动信号g
15
、vs
15
分别控制vt5的栅极、源极；第二驱动信号g
16
、com
16
分别控制vt6的栅极、源极。
55.进一步，所述锁相倍频电路的倍频倍数为2
λ
，λ取5～12之间的整数。
56.进一步，所述固定延迟信号提取电路中，电容c3的容值取为电容c7的容值取为电容c5的容值取为电容c9的容值取为
57.本发明有益效果如下：
58.本发明公开了一种基于固定信号延迟的无刷直流电机无位置控制方法，无需实时计算相角延迟，避免了复杂的软件算法以及位置传感器的设置，有效简化了方法流程；同时，通过提前完成换相逻辑的计算，有效简化了控制过程，能够有效提升无刷直流电机无位置控制的准确性和可靠性。
59.本发明中，上述各技术方案之间还可以相互组合，以实现更多的优选组合方案。本发明的其他特征和优点将在随后的说明书中阐述，并且，部分优点可从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过说明书、权利要求书以及附图中所特别指出的内容中来实现和获得。
附图说明
60.附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。
61.图1为本发明实施例中基于固定信号延迟的无刷直流电机无位置控制方法流程图；
62.图2为本发明实施例中固定信号延迟的无刷直流电机无位置控制硬件电路连接关系示意图；
63.图3为本发明实施例中另一固定信号延迟的无刷直流电机无位置控制硬件电路连接关系示意图；
64.图4为本发明实施例中的锁相倍频电路图；
65.图5为本发明实施例中的固定延迟信号驱动电路图；
66.图6为本发明实施例中的功率主电路驱动电路图。
具体实施方式
67.下面结合附图来具体描述本发明的优选实施例，其中，附图构成本技术一部分，并与本发明的实施例一起用于阐释本发明的原理，并非用于限定本发明的范围。
68.本发明的一个具体实施例，公开了一种基于固定信号延迟的无刷直流电机无位置控制方法，流程图如图1所示，所述方法包括如下步骤：
69.步骤s1：采集所述无刷直流电机的三相信号，基于第二驱动信号处理所述三相信
号，输出所述无刷直流电机的电周期频率的同频信号u
an0’和3倍频信号u
sn0’；
70.步骤s2：基于第一驱动信号对所述同频信号u
an0’和3倍频信号u
sn0’做90
°
固定延迟处理后输出信号u
an1’和u
sn1’；
71.步骤s3：对信号u
an1’和u
sn1’隔离后得到信号u
an2’和u
sn2’；
72.步骤s4：提取所述信号u
sn2’和信号u
an2’的换相信号，得到3倍频换相信号z1和同频换相信号z2；
73.步骤s5：对所述3倍频换相信号z1倍频，得到倍频信号h1，并将所述倍频信号h1反相得到倍频信号h2；放大所述h1、h2信号得到所述第一驱动信号；同时，根据所述3倍频换相信号z1和同频换相信号z2之间的信号关系，确定换相逻辑，并基于所述换相逻辑，生成控制信号；驱动放大所述控制信号得到所述第二驱动信号；
74.步骤s6：还基于所述第二驱动信号控制所述无刷直流电机的转动。
75.与现有技术相比，本实施例提供的基于固定信号延迟的无刷直流电机无位置控制方法，无需实时计算相角延迟，避免了复杂的软件算法以及位置传感器的设置，有效简化了方法流程；同时，通过提前完成换相逻辑的计算，有效简化了控制过程，能够有效提升无刷直流电机无位置控制的准确性和可靠性。
76.优选地，在步骤s1中，可基于所述第二驱动信号通过功率主电路处理所述三相信号；所述功率主电路包括：mos管vt1、vt2、vt3、vt4、vt5、vt6、电容c1、c2、电阻r1、r2、r3、r4、r5、r6、r7；其中，mos管vt1的源极与vt4的漏极、无刷直流电机的a相端口相连；mos管vt3的源极与vt6的漏极、无刷直流电机的b相端口相连；mos管vt5的源极与vt2的漏极、无刷直流电机的c相端口相连；mos管vt5、vt3、vt1的漏极相连后与电容c1的一端相连，mos管vt2、vt6、vt4的源极相连后与电容c2的一端、电阻r5的一端相连；电容c1的另一端与电容c2的另一端、电阻r4的一端相连，电阻r4的另一端与电阻r5的另一端相连，电阻r4的另一端用于输出电频率3倍频信号u
sn0’；无刷直流电机的a、b、c三相端口还分别经电阻r1、r2、r3后接公共点；无刷直流电机a、b、c三相端口之一还依次经电阻r6、r7后接公共点，电阻r6与r7的公共端用于输出电频率同频信号u
an0’；mos管vt1、vt2、vt3、vt4、vt5、vt6的栅极和源极受所述第二驱动信号的控制。
77.图2、3为本发明实施例中固定信号延迟的无刷直流电机无位置控制硬件电路连接关系示意图；其中，无刷直流电机的三相绕组电阻分别为r，三相绕组电感分别为l，三相绕组互感分别为m，三相绕组的反电动势分别为e
an
，e
bn
，e
cn
，n为无刷直流电机的中性点。功率主电路输出能量驱动无刷直流电机旋转，固定延迟信号提取电路将功率主电路输出的电频率同频信号u
an0’和电频率3倍频信号u
sn0’进行提取并进行90
°
固定延迟，得到信号u
an1’和u
sn1’。正常状态下，当电机旋转一个电周期时，u
sn0’信号出现6个过零点，u
an0’信号出现2个过零点，u
sn0’信号的6个过零点分别对应电机a、b、c三相反电势的过零点，u
an0’信号的2个过零点分别对应电机a相反电势的过零点(当无刷直流电机a相端口依次经电阻r6、r7后接公共点n’时)，a、b、c三相反电势的6个过零点延时(30 60k)
°
(k＝0、1、2
…
m)分别对应电机在一个电周期内的6个换相信号，相邻换相信号之间间隔60
°
，因此，经过固定延迟信号提取电路之后，u
sn1’信号在相位上滞后usn0’信号90
°
，u
an1’信号在相位上滞后u
an0’信号90
°
，u
sn1’信号的6个过零点正好是将a、b、c三相反电势的6个过零点延时90
°
(90＝30 60)
°
得到的，即u
sn1’的6个过零点对应电机在一个电周期内的6个换相信号，u
an1’信号的2个过零点正好是
将a反电势的2个过零点延时90
°
(90＝30 60)
°
得到的，即u
an1’的2个过零点对应电机在一个电周期内的2个相隔180
°
的过零点。
78.优选地，在步骤s2中，可基于第一驱动信号驱动固定延迟信号提取电路对所述同频信号uan0’和3倍频信号u
sn0’做90
°
固定延迟处理；所述固定延迟信号提取电路包括：mos管vt
11
、vt
12
、vt
13
、vt
14
、vt
15
、vt
16
、vt
17
、vt
18
，电容c3、c4、c5、c6、c7、c8、c9、c
10
，电阻r8、r9、r
11
、r
13
，运算放大器u1、u5；其中，r9的一端作为固定延迟信号提取电路的第一输入端，用于接收电频率3倍频信号u
sn0’，r9的另一端分别与vt
11
的漏极、vt
13
的漏极、电容c4的一端相连相连，vt
11
的源极分别与vt
12
的漏极、电容c3的一端相连，vt
12
的源极、电容c8的一端接入运算放大器u1的输出端；vt
13
的源极分别与vt
14
的漏极、电容c7的一端相连，vt
14
的源极分别与运算放大器u1的反相输入端、电容c8的另一端相连；电容c4、c7、c3的另一端均接公共点；运算放大器u1的同相输入端经电阻r8后接公共点；运算放大器u1的输出端用于输出信号u
sn1’；r
11
的一端作为固定延迟信号提取电路的第二输入端，用于接收同频信号u
an0’，r11的另一端分别与vt
15
的漏极、vt
17
的漏极、电容c6的一端相连相连，vt
15
的源极分别与vt
16
的漏极、电容c5的一端相连，vt
16
的源极、电容c
10
的一端接入运算放大器u5的输出端；vt
17
的源极分别与vt
18
的漏极、电容c9的一端相连，vt
18
的源极分别与运算放大器u5的反相输入端、电容c9的另一端相连；电容c6、c9、c5的另一端均接公共点；运算放大器u5的同相输入端经电阻r
13
后接公共点；运算放大器u5的输出端用于输出信号u
an1’；mos管vt
11
、vt
12
、vt
13
、vt
14
、vt
15
、vt
16
、vt
17
、vt
18
的栅极和源极均受所述第一驱动信号的控制，其中，所述第一驱动信号用于控制mos管vt
11
、vt
12
的交替导通、mos管vt
13
、vt
14
的交替导通、mos管vt
15
、vt
16
的交替导通，以及mos管vt
17
、vt
18
的交替导通。
79.所述固定延迟信号提取电路中包括多个mos管和多个电容，通过mos管的通断控制与该mos管对应的电容的工作状态，通过所述第一驱动信号控制多个所述mos管的交替导通和关断，使mos管与电容形成的等效电路满足90
°
固定延迟；具体地，是从u
sn0’到u
sn1’之间的等效电路满足90
°
固定延迟，且从u
an0’到u
an1’之间的等效电路满足90
°
固定延迟。本实施例还给出了固定延迟信号提取电路的具体形式，并对该电路如何实现90
°
固定延迟做了详细说明。
80.优选地，为了获取换相信号，需要获取u
an1’信号和u
sn1’信号的过零点，而u
an1’信号和u
sn1’信号是未隔离的高压信号，为了降低电磁干扰，在步骤s3中，可采用信号隔离电路对信号u
an1’和u
sn1’隔离后得到信号u
an2’和u
sn2’；信号隔离电路包括：电阻r
10
、r
12
、r
14
、r
15
、r
16
、r
17
、电容c
11
、c
12
、c
13
、c
14
、运算放大器u2、u4、u6、u8、隔离运算放大器u3、u7；其中，信号u
sn1’经电阻r
10
后，接入运算放大器u2的反相输入端、并经电容c
11
与运算放大器u2的输出端相连；运算放大器u2的同相输入端接公共点；运算放大器u2的输出端经电阻r
14
后接入隔离运算放大器u3中led1的负极、led1的正极接vcc9；运算放大器u2的反相输入端接入隔离运算放大器u3中led2的负极、led2的正极接公共点；隔离运算放大器u3中led3的负极接入运算放大器u4的反相输入端、led3的正极与运算放大器u4的同相输入端均接地；运算放大器u4的反相输入端还经并联的电容c
13
和电阻r
16
后与运算放大器u4的输出端相连；运算放大器u4的输出端用于输出信号u
sn2’；信号u
an1’经电阻r
12
后，接入运算放大器u6的反相输入端、并经电容c
12
与运算放大器u6的输出端相连；运算放大器u6的同相输入端接公共点；运算放大器u6的输出端经电阻r
15
后接入隔离运算放大器u7中led1的负极、led1的正极接vcc9；运算放大器u6的反相输
入端接入隔离运算放大器u7中led2的负极、led2的正极接公共点；隔离运算放大器u7中led3的负极接入运算放大器u8的反相输入端、led3的正极与运算放大器u8的同相输入端均接地；运算放大器u8的反相输入端还经并联的电容c
14
和电阻r
17
后与运算放大器u8的输出端相连；运算放大器u8的输出端用于输出信号u
an2’。
81.优选地，在步骤s4中，通过换相信号提取电路提取所述信号u
sn2’和信号u
an2’的换相信号；所述换相信号提取电路包括：电压比较器u9、u
10
，电阻r
18
、r
19
、r
20
、r
21
；其中，信号u
sn2’经电阻r
18
接入电压比较器u9的反相输入端，电压比较器u9的同相输入端接地，电压比较器u9的输出端经电阻r
19
后接vcc，电压比较器u9的输出端用于输出所述3倍频换相信号z1；信号u
an2’经电阻r
21
接入电压比较器u
10
的反相输入端，电压比较器u
10
的同相输入端接地，电压比较器u
10
的输出端经电阻r
20
后接vcc，电压比较器u
10
的输出端用于输出同频换相信号z2。
82.优选地，在步骤s5中，采用锁相倍频电路对所述3倍频换相信号z1倍频，得到倍频信号h1，并将所述倍频信号h1反相得到倍频信号h2；还采用固定延迟信号驱动电路放大所述h1、h2信号得到所述第一驱动信号；其中，
83.所述锁相倍频电路如图4所示，包括：锁相环芯片u
11
、计数器u
12
、分频器u
13
、电阻r
22
、r
23
，电容c
15
、c
16
；其中，3倍频换相信号z1接入锁相环芯片u
11
的signal in端，锁相环芯片u
11
的phase compⅱout端依次经电阻r
22
、r
23
、电容c
15
与inhibit端相连，还经电阻r
22
与vco in端相连；锁相环芯片u
11
的c1a和c1b端串联电容c
16
；锁相环芯片u
11
的comparatorin端与分频器u
13
的q5端相连，分频器u
13
的φ1端与锁相环芯片u
11
的vco in端相连后接入计数器u
12
的1a端，计数器u
12
的1y端输出信号h2；分频器u
13
的φ1端还直接输出信号h1。
84.所述固定延迟信号驱动电路如图5所示包括：ir2110驱动芯片u
14
、ir2110驱动芯片u
15
、ir2110驱动芯片u
16
、ir2110驱动芯片u
17
、电阻r
24
、r
25
、r
26
、r
27
、r
28
、r
29
、r
30
、r
31
、二极管d1、d2、d3、d4、d5、d6、d7、d8；其中，信号h1分别接入ir2110驱动芯片u
14
、ir2110驱动芯片u
15
、ir2110驱动芯片u
16
、ir2110驱动芯片u
17
的hin端；信号h2分别接入ir2110驱动芯片u
14
、ir2110驱动芯片u
15
、ir2110驱动芯片u
16
、ir2110驱动芯片u
17
的lin端；ir2110驱动芯片u
14
、ir2110驱动芯片u
15
、ir2110驱动芯片u
16
、ir2110驱动芯片u
17
的vb端分别接电源vcc1、vcc端接电源vcc2；ir2110驱动芯片u
14
中，h0端与二极管d1的负极相连，二极管d1的正极用于输出第一驱动信号g1；二极管d1的两端还并联电阻r
24
；vs端用于输出第一驱动信号vs1，com端用于输出第一驱动信号com2；l0端与二极管d2的负极相连，二极管d2的正极用于输出第一驱动信号g2；二极管d2的两端还并联电阻r
25
；ir2110驱动芯片u
15
中，h0端与二极管d3的负极相连，二极管d3的正极用于输出第一驱动信号g3；二极管d3的两端还并联电阻r
26
；vs端用于输出第一驱动信号vs3，com端用于输出第一驱动信号com4；l0端与二极管d4的负极相连，二极管d4的正极用于输出第一驱动信号g4；二极管d4的两端还并联电阻r
27
；ir2110驱动芯片u
16
中，h0端与二极管d5的负极相连，二极管d5的正极用于输出第一驱动信号g5；二极管d5的两端还并联电阻r
28
；vs端用于输出信号vs5，com端用于输出第一驱动信号com6；l0端与二极管d6的负极相连，二极管d6的正极用于输出第一驱动信号g6；二极管d6的两端还并联电阻r
29
；ir2110驱动芯片u
17
中，h0端与二极管d7的负极相连，二极管d7的正极用于输出第一驱动信号g7；二极管d7的两端还并联电阻r
30
；vs端用于输出第一驱动信号vs7，com端用于输出第一驱动信号com8；l0端与二极管d8的负极相连，二极管d8的正极用于输出第一驱动信号g8；二
极管d8的两端还并联电阻r
31
；第一驱动信号g1、vs1分别控制vt
11
的栅极、源极；第一驱动信号g2、com2分别控制vt
12
的栅极、源极；第一驱动信号g3、vs3分别控制vt
13
的栅极、源极；第一驱动信号g4、com4分别控制vt
14
的栅极、源极，第一驱动信号g5、vs5分别控制vt
15
的栅极、源极；第一驱动信号g6、com6分别控制vt
16
的栅极、源极；第一驱动信号g7、vs7分别控制vt
17
的栅极、源极；驱动信号g8、com8分别控制vt
18
的栅极、源极。
85.基于ir2110驱动芯片的工作原理可知，驱动芯片u
11
工作过程中，将信号h1驱动放大后得到第一驱动信号g1、vs1；将信号h2驱动放大后得到第一驱动信号g2、com2；且信号h1、h2、g1、vs1均同频；相应地，可以得到其余第一驱动信号与信号h1、h2之间的关系。
86.在步骤s5中，将u
an2’信号和u
sn2’信号经过换相信号提取电路之后获得换相信号z1、z2；当功率主电路中无刷直流电机a相端口依次经电阻r6、r7后接公共点时，一个电周期内，换相信号z1的6个边沿时刻分别对应6个换相点，换相信号z2的边沿用于辅助获取换相信号z1的换相点顺序，正常状态下，如果电机正转，换相信号z2的上升沿和换相信号z1的一个上升沿重合，换相信号z2的下降沿和换相信号z1的一个下降沿重合，当换相信号z2的上升沿和换相信号z1的一个上升沿同时出现时，将此时刻作为0时刻换相点，功率主电路的mos管vt2和vt3导通，紧接着换相信号z1的下一个下降沿出现时，功率主电路的mos管vt3和vt4导通，紧接着换相信号的下一个z1上升沿出现时，功率主电路的mos管vt4和vt5导通，接着，换相信号z2的下降沿和换相信号z1的一个下降沿同时出现，功率主电路的mos管vt5和vt6导通，紧接着换相信号z1的下一个上升沿出现时，功率主电路的mos管vt6和vt1导通，紧接着换相信号z1的下一个下降沿出现时，功率主电路的mos管vt1和vt2导通；如果电机反转，换相信号z2的上升沿和换相信号z1的一个上升沿重合，换相信号z2的下降沿和换相信号z1的一个下降沿重合，当换相信号z2的上升沿和换相信号z1的一个上升沿同时出现时，将此时刻作为0时刻换相点，功率主电路的mos管vt5和vt6导通，紧接着换相信号z1的下一个下降沿出现时，功率主电路的mos管vt6和vt1导通，紧接着换相信号z1的下一个上升沿出现时，功率主电路的mos管vt1和vt2导通，接着，换相信号z2的下降沿和换相信号z1的一个下降沿同时出现，功率主电路的mos管vt2和vt3导通，紧接着换相信号z1的下一个上升沿出现时，功率主电路的mos管vt3和vt4导通，紧接着换相信号z1的下一个下降沿出现时，功率主电路的mos管vt4和vt5导通。所述换相逻辑存储于pld芯片中，将所述pld芯片输出的信号gt
1-gt6作为所述控制信号，信号gt
1-gt6经驱动放大后得到相应的第二驱动信号，以分别对应控制mos管vt
1-vt6的导通和关断。
87.在步骤s5中，还采用功率主电路驱动电路驱动放大所述控制信号得到所述第二驱动信号；所述功率主电路驱动电路如图6所示，包括：ir2110驱动芯片u
18
、ir2110驱动芯片u
19
、ir2110驱动芯片u
20
、ir2110驱动芯片u
21
、电阻r
32
、r
33
、r
34
、r
35
、r
36
、r
37
、二极管d9、d
10
、d
11
、d
12
、d
13
、d
14
；其中，ir2110驱动芯片u
18
中，信号gt1接入hin端；信号gt2接入lin端；vb端分别接电源vcc10、vcc端接电源vcc9；h0端与二极管d9的负极相连，二极管d9的正极用于输出第二驱动信号gt
11
；二极管d9的两端还并联电阻r
32
；vs端用于输出第二驱动信号vs
11
，com端用于输出第二驱动信号com
12
；l0端与二极管d
10
的负极相连，二极管d
10
的正极用于输出第二驱动信号g
12
；二极管d2的两端还并联电阻r
33
；ir2110驱动芯片u
19
中，信号gt3接入hin端；信号gt4接入lin端；vb端分别接电源vcc11、vcc端接电源vcc9；h0端与二极管d
11
的负极相连，二极管d
11
的正极用于输出第二驱动信号gt
13
；二极管d
11
的两端还并联电阻r
34
；vs端用于输出
第二驱动信号vs
13
，com端用于输出第二驱动信号com
14
；l0端与二极管d
12
的负极相连，二极管d
12
的正极用于输出第二驱动信号g
14
；二极管d
12
的两端还并联电阻r
35
；ir2110驱动芯片u
20
中，信号gt5接入hin端；信号gt6接入lin端；vb端分别接电源vcc12、vcc端接电源vcc9；h0端与二极管d
13
的负极相连，二极管d
13
的正极用于输出第二驱动信号gt
15
；二极管d
13
的两端还并联电阻r
36
；vs端用于输出第二驱动信号vs
15
，com端用于输出第二驱动信号com
16
；l0端与二极管d
14
的负极相连，二极管d
14
的正极用于输出第二驱动信号g
16
；二极管d
14
的两端还并联电阻r
37
；第二驱动信号g
11
、vs
11
分别控制vt1的栅极、源极；第二驱动信号g
12
、com
12
分别控制vt2的栅极、源极；第二驱动信号g
13
、vs
13
分别控制vt3的栅极、源极；第二驱动信号g
14
、com
14
分别控制vt4的栅极、源极，第二驱动信号g
15
、vs
15
分别控制vt5的栅极、源极；第二驱动信号g
16
、com
16
分别控制vt6的栅极、源极。
88.基于ir2110驱动芯片的工作原理可知，驱动芯片u
18
工作过程中，将信号gt1驱动放大后得到第二驱动信号g
11
、vs
11
；将信号gt2驱动放大后得到第二驱动信号g
12
、com
12
；且信号gt1、gt2、g
11
、vs
11
、g
12
、com
12
均同频；相应地，可以得到其余第二驱动信号与相应地控制信号之间的关系。
89.为便于方案理解，现将固定延迟信号提取电路如何实现90
°
延迟做如下说明：
90.当上述第一驱动信号作用于固定延迟信号提取电路时，vt
13
、vt
14
在交替导通，vt
11
、vt
12
和交替导通；设vt
13
、vt
14
交替导通时和电容c7之间等效阻抗为r
x
(通过vt
13
、vt
14
在高频驱动信号下高频导通来实现的)，vt
11
、vt
12
交替导通时和电容c3之间等效阻抗为r
y
(通过vt
11
、vt
12
在高频驱动信号下高频导通来实现的)，
91.所以，在固定延迟信号提取电路中，从u
sn0’到u
sn1’之间的传递函数为：
[0092][0093]
式中，ω＝2πf，其为电机基频角速率，f为电机的基波频率。
[0094]
由上式可知，当分母中1-ω2c4c8r
x
r
y
＝0为0时，会出现输入和输出(即u
sn0’到u
sn1’)恒定90
°
延迟(因为此时分母中只剩下-jωc8r
x
r
y
(1/r
x
1/r
y
1/r9))，根据自控原理常识，传递函数h(jω)会变成一个纯积分环节，自然地，输入和输出会实现固定90
°
延迟(积分环节的特性)。因此，当满足1-ω2c4c8r
x
r
y
＝0(即)时，即可实现90
°
固定延迟；
[0095]
为便于器件选取，可令c4＝c8＝c0，r
x
＝r
y
＝r0，则由于等效电阻所以由r
x
＝r
y
＝r可得c3＝c7。其中f1代表固定延迟信号提取电路中mos管的开关频率，也就是固定延迟信号提取电路的驱动频率，也就是锁相倍频输出信号h1、h2的频率，也就是将z1信号n倍频之后的结果。由于z1为3倍频信号(电机基频f的3倍)所以，所以f1＝3f
×
n，将带入得到2π
×
f
×
c0＝3f
×
n
×
c3＝3f
×
n
×
c7，即电容的选取应满足：2π
×
c0＝3
×
n
×
c3＝3
×
n
×
c7，其中，c4＝c8＝c0。
[0096]
同理，可推导出从u
sn0’到u
sn1’之间相关电容、电阻的参数设置规律。
[0097]
因此，为满足固定延迟信号提取电路实现90
°
固定延迟，可按照上述分析结果设置合适的固定延迟信号提取电路中mos管的开关频率f1和电容c3、c7、c5、c9的容值。
[0098]
将换相信号z1接到锁相倍频电路的输入端，换相倍频电路输出2路互补的信号h1、h2，优选地，所述锁相倍频电路的倍频倍数为2
λ
(即n倍频)，λ取5～12之间的整数。其中，λ为分频器u
13
的分频数，也是锁相倍频电路的倍频系数。当将锁相倍频电路的倍频倍数设置为25＝32时，频率f1等于3
×25
f＝96f，经过固定延迟信号驱动电路之后，输出频率均为f1的信号g1～g8、vs1、vs3、vs5、vs7、com2、com4、com6、com8，用于驱动固定延迟信号提取电路中的mos管vt
11
、vt
12
、vt
13
、vt
14
、vt
15
、vt
16
、vt
17
、vt
18
的工作。优选地，所述固定延迟信号提取电路中，电容c3的容值取为电容c7的容值取为电容c5的容值取为电容c9的容值取为其中，λ取值为5，c4、c6、c8、c
10
均为0.1uf。通过上述参数设置，即可满足90
°
固定延迟。
[0099]
因此，本实施例中设计的固定延迟信号提取电路实现90
°
固定延迟，而不是随转速变化的不固定延迟，避免传统信号提取电路带来的随转速变化的相角延迟，无须实时计算相角延迟，避免了复杂的软件算法，采用锁相倍频电路和固定延迟信号驱动电路即可得到固定延迟信号提取电路的第一驱动信号，无需专门的控制器芯片，简化了控制系统，提高了系统可靠性。
[0100]
本领域技术人员可以理解，实现上述实施例方法的全部或部分流程，可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于计算机可读存储介质中。其中，所述计算机可读存储介质为磁盘、光盘、只读存储记忆体或随机存储记忆体等。
[0101]
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。