实现串行接口全双工通信的主机芯片的电路结构的制作方法

技术特征：
1.一种实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述主机芯片包括串行数据输入pad口、串行数据输出pad口、双向时钟信号输入输出pad口及时钟生成模块；外部的串行数据输入信号sdi经由所述的串行数据输入pad口输入后，生成外到内串行数据输入信号sdi_i；所述的时钟生成模块用于生成内部时钟信号sck_o，所述的时钟生成模块与所述的双向时钟信号输入输出pad口的内接端第一端相连接；所述的内部时钟信号sck_o经由所述的双向时钟信号输入输出pad口的内接端第一端输出后，生成通信时钟信号sck从所述的双向时钟信号输入输出pad口的外接端输出，并经由所述的双向时钟信号输入输出pad口的内接端第二端生成输入时钟信号sck_i输出，所述的输入时钟信号sck_i用于对所述的外到内串行数据输入信号sdi_i进行解码；其中，所述的通信时钟信号sck的相位与所述的串行数据输出pad口输出的串行数据输出信号sdo的相位一致。2.根据权利要求1所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述的双向时钟信号输入输出pad口包括输出缓冲器及输入缓冲器；所述的输出缓冲器的输入端构成所述的双向时钟信号输入输出pad口的内接端第一端；所述的输入缓冲器的输出端构成所述的双向时钟信号输入输出pad口的内接端第二端；所述的输出缓冲器的输出端与所述的输入缓冲器的输入端相连接；且所述的输出缓冲器的输出端构成所述的双向时钟信号输入输出pad口的外接端。3.根据权利要求1所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述的主机芯片还包括辅助时钟生成模块；所述的辅助时钟生成模块的第一端与所述的时钟生成模块相连接，接收所述的内部时钟信号sck_o；所述的辅助时钟生成模块的第二端与所述的双向时钟信号输入输出pad口的第二端相连接，接收所述的输入时钟信号sck_i；所述的辅助时钟生成模块根据所述的内部时钟信号sck_o生成移位时钟信号sck_shift；所述的辅助时钟生成模块根据所述的输入时钟信号sck_i生成采样时钟信号sck_sample。4.根据权利要求3所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，当所述的辅助时钟生成模块根据所述的输入时钟信号sck_i的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号sck_o的上升沿生成所述的移位时钟信号sck_shift时，所述的辅助时钟生成模块将接收到的所述的输入时钟信号sck_i输入第一反相器进行取反，得到所述的采样时钟信号sck_sample输出，且所述的辅助时钟生成模块将接收到的所述的内部时钟信号sck_o作为所述的移位时钟信号sck_shift输出；当所述的辅助时钟生成模块根据所述的输入时钟信号sck_i的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号sck_o的下降沿生成所述的移位时钟信号sck_shift时，所述的辅助时钟生成模块将接收到的所述的输入时钟信号sck_i作为所述的采样时钟信号sck_sample输出，且所述的辅助时钟生成模块将接收到的所述的内部时钟信
号sck_o输入第二反相器进行取反，得到所述的移位时钟信号sck_shift输出。5.根据权利要求4所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述的主机芯片还包括移位模块、采样模块；所述的采样模块的第一输入端接所述的外到内串行数据输入信号sdi_i；所述的移位时钟信号sck_shift及采样时钟信号sck_sample未与主频时钟信号clk同步；由所述的采样时钟信号sck_sample触发所述的采样模块对所述的外到内串行数据输入信号sdi_i进行采样操作，生成串行采样数据信号sdi_i_s；由所述的移位时钟信号sck_shift触发所述的移位模块对需要发送的输出并行数据包中的数据进行移位操作，生成相应的内部串行数据输出信号sdo_o，所述的内部串行数据输出信号sdo_o经由所述的串行数据输出pad口输出后生成所述的串行数据输出信号sdo。6.根据权利要求5所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述的主机芯片还包括同步缓存模块、发送数据缓存模块及接收数据缓存模块；所述的同步缓存模块获取所述的串行采样数据信号sdi_i_s，并将所述的串行采样数据信号sdi_i_s与所述的主频时钟信号clk同步；所述的移位模块的第一输入端与所述的发送数据缓存模块相连接；由载入触发信号load_time及所述的移位时钟信号sck_shift共同触发所述的发送数据缓存模块向所述的移位模块发送所述的输出并行数据包；其中，所述的载入触发信号load_time的触发时机为：避开所述的移位模块对所述的输出并行数据包中的数据进行移位的时刻；由载出触发信号send_time触发所述的接收数据缓存模块从所述的同步缓存模块中接收与所述的主频时钟信号clk同步后的串行采样数据信号sdi_i_s；其中，所述的载出触发信号send_time的触发时机为：所述的接收数据缓存模块在接收任意两个相邻的所述的与所述的主频时钟信号clk同步后的串行采样数据信号sdi_i_s时，对接收到的前一帧所述的与所述的主频时钟信号clk同步后的串行采样数据信号sdi_i_s中的最后一位数据位采样完成后，对接收后一帧所述的与所述的主频时钟信号clk同步后的串行采样数据信号sdi_i_s中的第一位数据位采样完成还未开始移位前的时刻；且所述的载入触发信号load_time与所述的载出触发信号send_time均与所述的主频时钟信号clk同步。7.根据权利要求6所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述的载入触发信号load_time由载入触发模块生成，当所述的辅助时钟生成模块根据所述的输入时钟信号sck_i的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号sck_o的上升沿生成所述的移位时钟信号sck_shift时，所述的载入触发模块包括第一采样时钟同步并取沿单元、第一计数器生成单元、第一与非门、第二与非门、第一比较器、第二比较器及第一d触发器；所述的第一采样时钟同步并取沿单元的第一输入端接所述的采样时钟信号sck_sample，所述的第一采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号clk，所述的第一采样时钟同步并取沿单元将所述的采样时钟信号sck_sample在所述的主频时钟
信号clk下同步并取下降沿，生成采样时钟同步下降沿信号sck_sample_syn_neg，并由所述的第一采样时钟同步并取沿单元的输出端输出所述的采样时钟同步下降沿信号sck_sample_syn_neg；所述的第一采样时钟同步并取沿单元的输出端分别与所述的第一计数器生成单元的第一端、所述的第一与非门的第一端及所述的第二与非门的第一端相连接；所述的第一计数器生成单元的第二端接所述的主频时钟信号clk，所述的第一计数器生成单元的输出端输出计数器信号cnt，所述的第一计数器生成单元的输出端分别与所述的第一比较器的第一输入端、所述的第二比较器的第一输入端以及所述的第一计数器生成单元的反馈端相连接；所述的第一比较器的第二输入端接零，所述的第一比较器的输出端与所述的第一与非门的第二端相连接，所述的第一与非门的输出端与所述的第一d触发器的置位端相连接；所述的第二比较器的第二输入端接预设的常数，所述的预设的常数的值与所述的发送数据缓存模块发出的所述的输出并行数据包的数据位宽对应，所述的第二比较器的输出端与所述的第二与非门的第二端相连接，所述的第二与非门的输出端与所述的第一d触发器的复位端相连接；所述的第一d触发器的时钟输入端与所述的主频时钟信号clk相连接，所述的第一d触发器的q输出端与所述的第一d触发器的输入端相连接，所述的第一d触发器的q非输出端输出所述的载入触发信号load_time；当所述的辅助时钟生成模块根据所述的输入时钟信号sck_i的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号sck_o的下降沿生成所述的移位时钟信号sck_shift时，所述的主机芯片还包括片选信号生成模块及第一或门，所述的片选信号生成模块用于生成片选信号cs，所述的第一或门的第一输入端接所述的采样时钟信号sck_sample，所述的第一或门的第二输入端接所述的片选信号cs，所述的第一或门的输出端输出片选采样时钟信号sck_sample’；所述的载入触发模块包括第二采样时钟同步并取沿单元、片选信号同步并取沿单元、第二计数器生成单元、第三与非门、第四与非门、第三比较器、第四比较器、第一与门、第三反相器及第二d触发器；所述的第二采样时钟同步并取沿单元的第一输入端接所述的片选采样时钟信号sck_sample’，所述的第二采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号clk，所述的第二采样时钟同步并取沿单元将所述的片选采样时钟信号sck_sample’在所述的主频时钟信号clk下同步并取下降沿，生成采样时钟同步下降沿信号sck_sample_syn_neg，并由所述的第二采样时钟同步并取沿单元的输出端输出所述的采样时钟同步下降沿信号sck_sample_syn_neg；所述的第二采样时钟同步并取沿单元的输出端分别与所述的第二计数器生成单元的第一端、所述的第三与非门的第一端及所述的第四与非门的第一端相连接；所述的片选信号同步并取沿单元的第一输入端接所述的片选信号cs，所述的片选信号同步并取沿单元的第二输入端接所述的主频时钟信号clk；所述的片选信号同步并取沿单元将所述的片选信号cs在所述的主频时钟信号clk下同步，生成片选同步信号cs_syn，并由
所述的片选信号同步并取沿单元的第一输出端输出所述的片选同步信号cs_syn；所述的片选信号同步并取沿单元将所述的片选信号cs在所述的主频时钟信号clk下同步并取上升沿，生成片选同步上升沿信号cs_syn_pos，并由所述的片选信号同步并取沿单元的第二输出端输出所述的片选同步上升沿信号cs_syn_pos；所述的第二计数器生成单元的第二端接所述的主频时钟信号clk，所述的第二计数器生成单元的第三端接所述的片选同步信号cs_syn，所述的第二计数器生成单元的输出端输出计数器信号cnt，所述的第二计数器生成单元的输出端分别与所述的第三比较器的第一输入端、所述的第四比较器的第一输入端以及所述的第二计数器生成单元的反馈端相连接；所述的第三比较器的第二输入端接零，所述的第三比较器的输出端与所述的第三与非门的第二端相连接，所述的第三与非门的输出端与所述的第二d触发器的置位端相连接；所述的第四比较器的第二输入端接预设的常数，所述的预设的常数的值与所述的发送数据缓存模块发出的所述的输出并行数据包的数据位宽对应，所述的第四比较器的输出端与所述的第四与非门的第二端相连接，所述的第四与非门的输出端与所述的第一与门的第一输入端相连接；所述的第三反相器的输入端接所述的片选同步上升沿信号cs_syn_pos，所述的第三反相器的输出端与所述的第一与门的第二输入端相连接，所述的第一与门的输出端与所述的第二d触发器的复位端相连接；所述的第二d触发器的时钟输入端与所述的主频时钟信号clk相连接，所述的第二d触发器的q输出端与所述的第二d触发器的输入端相连接，所述的第二d触发器的q非输出端输出所述的载入触发信号load_time。8.根据权利要求7所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述的载出触发信号send_time由载出触发模块生成，所述的载出触发模块包括第五比较器、第三采样时钟同步并取沿单元、第三d触发器及第二与门；所述的第五比较器的第一输入端接零，所述的第五比较器的第二输入端接所述的计数器信号cnt，所述的第五比较器的输出端与所述的第二与门的第一输入端相连接；当所述的辅助时钟生成模块根据所述的输入时钟信号sck_i的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号sck_o的上升沿生成所述的移位时钟信号sck_shift时，所述的第三采样时钟同步并取沿单元的第一输入端接所述的采样时钟信号sck_sample；所述的第三采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号clk，所述的第三采样时钟同步并取沿单元将所述的采样时钟信号sck_sample在所述的主频时钟信号clk下同步并取上升沿，生成采样时钟同步上升沿信号sck_sample_syn_pos；当所述的辅助时钟生成模块根据所述的输入时钟信号sck_i的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号sck_o的下降沿生成所述的移位时钟信号sck_shift时，所述的第三采样时钟同步并取沿单元的第一输入端接所述的片选采样时钟信号sck_sample’，所述的第三采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号clk，所述的第三采样时钟同步并取沿单元将所述的片选采样时钟信号sck_sample’在所述的主频时钟信号clk下同步并取上升沿，生成采样时钟同步上升沿信号sck_sample_syn_pos；
由所述的第三采样时钟同步并取沿单元的输出端输出所述的采样时钟同步上升沿信号sck_sample_syn_pos；所述的第三d触发器的时钟输入端与所述的主频时钟信号clk相连接，所述的第三d触发器的输入端与所述的第三采样时钟同步并取沿单元的输出端相连接，所述的第三d触发器的q输出端与所述的第二与门的第二输入端相连接；所述的第二与门的输出端输出所述的载出触发信号send_time。9.根据权利要求8所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述的第一采样时钟同步并取沿单元与所述的第二采样时钟同步并取沿单元均可由同步并取下降沿单元构成，所述的同步并取下降沿单元包括：第四d触发器、第五d触发器、第六d触发器、第四反相器及第三与门；所述的第四d触发器的输入端构成所述的第一采样时钟同步并取沿单元的第一输入端或所述的第二采样时钟同步并取沿单元的第一输入端；所述的第四d触发器的时钟输入端、所述的第五d触发器的时钟输入端及所述的第六d触发器的时钟输入端共同构成所述的第一采样时钟同步并取沿单元的第二输入端或所述的第二采样时钟同步并取沿单元的第二输入端；所述的第四d触发器的q输出端与所述的第五d触发器的输入端相连接；所述的第五d触发器的q输出端分别与所述的第六d触发器的输入端及所述的第四反相器的输入端相连接；所述的第四反相器的输出端与所述的第三与门的第一输出端相连接；所述的第六d触发器的q输出端与所述的第三与门的第二输出端相连接；所述的第三与门的输出端构成所述的第一采样时钟同步并取沿单元的输出端或所述的第二采样时钟同步并取沿单元的输出端；所述的片选信号同步并取沿单元与所述的第三采样时钟同步并取沿单元均可由同步并取上升沿单元构成，所述的同步并取上升沿单元包括：第七d触发器、第八d触发器、第九d触发器、第五反相器及第四与门；所述的第七d触发器的输入端构成所述的片选信号同步并取沿单元的第一输入端或所述的第三采样时钟同步并取沿单元的第一输入端；所述的第七d触发器的时钟输入端、所述的第八d触发器的时钟输入端及所述的第九d触发器的时钟输入端共同构成所述的片选信号同步并取沿单元的的第二输入端或所述的第三采样时钟同步并取沿单元的第二输入端；所述的第七d触发器的q输出端与所述的第八d触发器的输入端相连接；所述的第八d触发器的q输出端分别与所述的第九d触发器的输入端及所述的第四与门的第一输入端相连接；所述的第八d触发器的q输出端构成所述的片选信号同步并取沿单元的第一输出端；所述的第九d触发器的q输出端通过所述的第五反相器与所述的第四与门的第二输入端相连接；所述的第四与门的输出端构成所述的片选信号同步并取沿单元的第二输出端或所述的第三采样时钟同步并取沿单元的输出端。10.根据权利要求7所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述的采样模块包括第十d触发器，所述的第十d触发器的输入端构成所述的采样模块
的第一输入端；当所述的辅助时钟生成模块根据所述的输入时钟信号sck_i的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号sck_o的上升沿生成所述的移位时钟信号sck_shift时，所述的第十d触发器的时钟输入端接所述的采样时钟信号sck_sample；当所述的辅助时钟生成模块根据所述的输入时钟信号sck_i的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号sck_o的下降沿生成所述的移位时钟信号sck_shift时，所述的第十d触发器的时钟输入端接所述的片选采样时钟信号sck_sample’；所述的第十d触发器的q输出端输出所述的串行采样数据信号sdi_i_s。11.根据权利要求10所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述的移位模块包括移位寄存器单元；所述的移位寄存器单元的第一输入端构成所述的移位模块的第一输入端，所述的移位寄存器单元的第二输入端接所述的载入触发信号load_time；当所述的辅助时钟生成模块根据所述的输入时钟信号sck_i的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号sck_o的上升沿生成所述的移位时钟信号sck_shift时，所述的移位寄存器单元的时钟输入端接所述的移位时钟信号sck_shift；当所述的辅助时钟生成模块根据所述的输入时钟信号sck_i的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号sck_o的下降沿生成所述的移位时钟信号sck_shift时，所述的主机芯片还包括第六反相器及第五与门，所述的片选信号cs通过所述的第六反相器输入所述的第五与门的第一输入端，所述的第五与门的第二输入端接所述的移位时钟信号sck_shift，所述的第五与门的输出端输出片选移位时钟信号sck_shift’，所述的移位寄存器单元的时钟输入端接所述的片选移位时钟信号sck_shift’；所述的移位寄存器单元的第一输出端输出所述的内部串行数据输出信号sdo_o。12.根据权利要求11所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述的同步缓存模块包括：串行采样信号同步单元、移位寄存器同步单元、第十一d触发器；所述的串行采样信号同步单元的第一输入端与所述的第十d触发器的q输出端相连接，所述的串行采样信号同步单元的第二输入端接所述的主频时钟信号clk，所述的串行采样信号同步单元的输出端与所述的接收数据缓存模块的第一输入端相连接；所述的第十d触发器的q输出端与所述的移位寄存器单元的第三输入端相连接，所述的移位寄存器单元的第二输出端与所述的移位寄存器同步单元的第一输入端相连接，所述的移位寄存器同步单元的第二输入端接所述的主频时钟信号clk，所述的移位寄存器同步单元的输出端与所述的第十一d触发器的输入端相连接，所述的第十一d触发器的时钟输入端接所述的主频时钟信号clk，所述的第十一d触发器的q输出端与所述的接收数据缓存模块的第二输入端相连接；所述的接收数据缓存模块的第三输入端接所述的主频时钟信号clk，所述的接收数据缓存模块的第四输入端接所述的载出触发信号send_time；由所述的串行采样信号同步单元的输出端输出的信号与所述的第十一d触发器的q输出端输出的信号拼接后组成所述的与所述的主频时钟信号clk同步后的串行采样数据信号sdi_i_s。
13.根据权利要求12所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述的串行采样信号同步单元及移位寄存器同步单元均可由同步单元构成，所述的同步单元包括第十二d触发器及第十三d触发器；所述的第十二d触发器的输入端构成所述的串行采样信号同步单元的第一输入端或所述的移位寄存器同步单元的第一输入端；所述的第十二d触发器的时钟输入端与所述的第十三d触发器的时钟输入端共同构成所述的串行采样信号同步单元的第二输入端或所述的移位寄存器同步单元的第二输入端；所述的第十二d触发器的q输出端与所述的第十三d触发器的输入端相连接；所述的第十三d触发器的q输出端构成所述的串行采样信号同步单元的输出端或所述的移位寄存器同步单元的输出端。

技术总结
本发明涉及一种实现串行接口全双工通信的主机芯片的电路结构，其中，所述的电路通过经由双向时钟信号输入输出PAD口生成的输入时钟信号SCK_I对经由串行数据输入PAD口生成的外到内串行数据输入信号SDI_I进行解码，并使得通信时钟信号SCK的相位与串行数据输出PAD口输出的串行数据输出信号SDO的相位一致，以确保不会因双向PAD口延时造成的采样/移位出错的问题。采用该种结构的主机芯片具备信息传输准确率高、性能优越、成本低的特点，具备广泛的适应性。的适应性。的适应性。


技术研发人员：刘欣洁 华纯 华晶 李亚菲 徐佰新
受保护的技术使用者：华润微集成电路（无锡）有限公司
技术研发日：2020.05.06
技术公布日：2021/11/8