半导体装置的制作方法

技术特征：
1.一种半导体装置，所述半导体装置包括：晶体管，位于基底上；第一层间绝缘层，位于晶体管上；下互连线，位于第一层间绝缘层的上部中；蚀刻停止层，位于第一层间绝缘层和下互连线上；第二层间绝缘层，位于蚀刻停止层上；上互连线，位于第二层间绝缘层中，上互连线包括穿透蚀刻停止层以接触下互连线的通路部分；以及蚀刻停止图案，位于蚀刻停止层上并且与通路部分的第一侧壁接触，其中，第二层间绝缘层在蚀刻停止图案上和蚀刻停止层的其上没有蚀刻停止图案的顶表面上延伸，其中，蚀刻停止层包括其上有蚀刻停止图案的表面处理区域，并且其中，表面处理区域中的碳的第一浓度比蚀刻停止层的与表面处理区域不同的另一区域中的碳的第二浓度低。2.根据权利要求1所述的半导体装置，其中，蚀刻停止图案的最大厚度比蚀刻停止层的厚度小，并且其中，蚀刻停止图案的最大宽度被限制在表面处理区域的宽度内。3.根据权利要求1所述的半导体装置，其中，表面处理区域中的碳的第一浓度在从1at％至5at％的范围内，并且其中，蚀刻停止层的所述另一区域中的碳的第二浓度在10at％至25at％的范围内。4.根据权利要求1所述的半导体装置，其中，表面处理区域中的碳的第一浓度随着从表面处理区域的顶表面朝向第一层间绝缘层的距离而增大。5.根据权利要求1所述的半导体装置，其中，通路部分还包括：第二侧壁，与蚀刻停止层接触；以及中间表面，在第一侧壁与第二侧壁之间延伸，其中，中间表面的倾斜度不如第一侧壁和第二侧壁中的每者的倾斜度陡峭。6.根据权利要求1所述的半导体装置，其中，表面处理区域限定蚀刻停止层的上表面，并且蚀刻停止图案接触蚀刻停止层的上表面。7.根据权利要求1至6中的任意一项所述的半导体装置，其中，蚀刻停止层包括：第一蚀刻停止层，覆盖第一层间绝缘层的顶表面；以及第二蚀刻停止层，位于第一蚀刻停止层上，第二蚀刻停止层包括表面处理区域和所述另一区域，其中，第一蚀刻停止层的第一厚度比第二蚀刻停止层的第二厚度小，并且其中，蚀刻停止图案的第一介电常数比第二蚀刻停止层的第二介电常数高。8.根据权利要求7所述的半导体装置，其中，第一蚀刻停止层的第三介电常数比第二蚀刻停止层的第二介电常数高，并且其中，其上有蚀刻停止图案的表面处理区域包括亲水表面，并且所述另一区域包括疏水表面。9.根据权利要求1所述的半导体装置，其中，与蚀刻停止图案接触的通路部分在第一方向上具有第一宽度，其中，蚀刻停止图案在第一方向上的最大宽度为第二宽度，并且其中，第二宽度在第一
宽度的1.2倍至3倍的范围内。10.根据权利要求1所述的半导体装置，其中，蚀刻停止图案包括：彼此相邻的第一蚀刻停止图案和第二蚀刻停止图案，其中，通路部分设置在第一蚀刻停止图案与第二蚀刻停止图案之间的凹槽中，并且接触下互连线。11.一种半导体装置，所述半导体装置包括：晶体管，位于基底上；第一层间绝缘层，位于晶体管上；下互连线，位于第一层间绝缘层的上部中；蚀刻停止层，位于第一层间绝缘层和下互连线上；第二层间绝缘层，位于蚀刻停止层上；上互连线，位于第二层间绝缘层中，上互连线包括穿透蚀刻停止层以接触下互连线的通路部分；以及蚀刻停止图案，位于蚀刻停止层上并且与通路部分的相对的侧壁接触，其中，与蚀刻停止图案接触的通路部分在第一方向上在相对的侧壁之间具有第一宽度，其中，蚀刻停止图案在第一方向上的最大宽度为第二宽度，并且其中，第二宽度在第一宽度的1.2倍至3倍的范围内。12.根据权利要求11所述的半导体装置，其中，蚀刻停止图案的第一介电常数比蚀刻停止层的第二介电常数高，并且其中，蚀刻停止图案的第一密度比蚀刻停止层的第二密度低。13.根据权利要求11所述的半导体装置，其中，蚀刻停止图案的最大厚度比蚀刻停止层的厚度小。14.根据权利要求11至13中的任意一项所述的半导体装置，其中，蚀刻停止层包括其上有蚀刻停止图案的表面处理区域，其中，表面处理区域中的碳的第一浓度比蚀刻停止层的与表面处理区域不同的另一区域中的碳的第二浓度低，并且其中，蚀刻停止图案的最大宽度被限制在表面处理区域的宽度内。15.根据权利要求11所述的半导体装置，其中，蚀刻停止层包括包含选自由al、zr、y、hf和mo组成的组中的至少一种金属的金属氧化物层或金属氮化物层，并且其中，蚀刻停止图案包括包含选自由al、zr、y、hf和mo组成的组中的至少一种金属的金属氧化物。16.一种半导体装置，所述半导体装置包括：基底，包括有源区域；器件隔离层，在有源区域上限定有源图案，其中，器件隔离层覆盖有源图案中的每个的下部的侧壁，并且有源图案中的每个的上部从器件隔离层突出；源极/漏极图案以及源极/漏极图案之间的沟道图案，位于有源图案中的每个的上部中；栅电极，与沟道图案交叉并且在第一方向上延伸；
栅极间隔件，位于栅电极的相对的侧壁上并且在第一方向上沿着栅电极延伸；栅极介电图案，位于栅电极与沟道图案之间以及位于栅电极与栅极间隔件之间；栅极覆盖图案，位于栅电极的顶表面上并且在第一方向上沿着栅电极延伸；第一层间绝缘层，位于栅极覆盖图案上；有源接触件，穿透第一层间绝缘层并且电连接到源极/漏极图案中的至少一个；第一金属层，位于第二层间绝缘层中，第二层间绝缘层位于第一层间绝缘层上；第二金属层，位于第三层间绝缘层中，第三层间绝缘层位于第二层间绝缘层上；蚀刻停止层，位于第二层间绝缘层与第三层间绝缘层之间；以及蚀刻停止图案，位于蚀刻停止层上，其中，第一金属层包括在与第一方向交叉的第二方向上延伸的下互连线，并且下互连线电连接到有源接触件，其中，第二金属层包括电连接到下互连线的上互连线，其中，上互连线包括穿透蚀刻停止层以接触下互连线的通路部分，其中，蚀刻停止图案与通路部分的第一侧壁接触，其中，第三层间绝缘层在蚀刻停止图案和蚀刻停止层的其上没有蚀刻停止图案的顶表面上延伸，并且其中，蚀刻停止图案的第一介电常数比蚀刻停止层的第二介电常数高。17.根据权利要求16所述的半导体装置，其中，蚀刻停止图案的最大厚度比蚀刻停止层的厚度小。18.根据权利要求17所述的半导体装置，其中，蚀刻停止层包括其上有蚀刻停止图案的表面处理区域，并且其中，表面处理区域中的碳的第一浓度比蚀刻停止层的与表面处理区域不同的另一区域中的碳的第二浓度低，并且其中，蚀刻停止图案的最大宽度被限制在表面处理区域的宽度内。19.根据权利要求16所述的半导体装置，其中，通路部分还包括：第二侧壁，与蚀刻停止层接触；以及中间表面，在第一侧壁与第二侧壁之间延伸，其中，中间表面的倾斜度不如第一侧壁和第二侧壁中的每者的倾斜度陡峭。20.根据权利要求16所述的半导体装置，其中，下互连线包括被构造为分别接收漏极电压(vdd)和源极电压(vss)的一对第一下互连线，并且还包括：第二下互连线，在第一方向上布置在所述一对第一下互连线之间，并且其中，逻辑单元被限定在所述一对第一下互连线之间。

技术总结
提供了一种半导体装置。所述半导体装置包括：晶体管，位于基底上；第一层间绝缘层，位于晶体管上；下互连线，位于第一层间绝缘层的上部中；蚀刻停止层，位于第一层间绝缘层和下互连线上；第二层间绝缘层，位于蚀刻停止层上；上互连线，位于第二层间绝缘层中，上互连线包括穿透蚀刻停止层以接触下互连线的通路部分；蚀刻停止图案，位于蚀刻停止层上并且与通路部分的第一侧壁接触。第二层间绝缘层在蚀刻停止图案和蚀刻停止层的其上没有蚀刻停止图案的顶表面上延伸。蚀刻停止图案的介电常数比蚀刻停止层的介电常数高。止层的介电常数高。止层的介电常数高。


技术研发人员：朴水贤 朴径范 白宗玟 李长镐 刘禹炅 郑德泳
受保护的技术使用者：三星电子株式会社
技术研发日：2021.01.28
技术公布日：2021/11/8