面向多通道SAR的方位向均匀采样实现系统及方法与流程

面向多通道sar的方位向均匀采样实现系统及方法
技术领域
1.本发明涉及航空航天技术领域，尤其涉及一种面向多通道sar的方位向均匀采样实现系统及方法。


背景技术：

2.多通道模式sar发射的为单一波束，并通过多个接收机同时接收多个回波。星载sar工作在多通道模式下时，采用多相位中心方位多波束系统，在保证较高的方位向分辨率的情况下，解决了传统单通道sar成像高方位分辨率和宽距离测绘带间的矛盾。但多通道模式sar的关键性问题在于多通道接收的机制会导致通道间方位向的非均匀采样的出现。


技术实现要素：

3.本发明所要解决的技术问题是针对现有技术存在的问题，提供一种面向多通道sar的方位向均匀采样实现系统及方法。
4.为解决上述技术问题，本发明实施例提供一种面向多通道sar的方位向均匀采样fpga实现系统，所述系统通过逆滤波器重构的预处理操作均匀化原始接收信号，恢复所述原始接收信号的方位向频谱；其中，逆滤波器重构的预处理操作的矩阵求逆部分通过fpga实现基于拉格朗日插值的可变阶范德蒙矩阵快速求逆；
5.所述通过fpga实现基于拉格朗日插值的可变阶范德蒙矩阵快速求逆部分包括：元素缓存模块、u矩阵元素计算模块和v矩阵元素计算模块构成的第一支路，π向量及其倒数计算模块构成的第二支路，还包括矩阵乘法模块。
6.为解决上述技术问题，本发明实施例还提供一种面向多通道sar的方位向均匀采样fpga实现方法，包括：通过逆滤波器重构的预处理操作采样均匀化原始接收信号，恢复所述原始接收信号的方位向频谱；其中，所述逆滤波器重构的预处理操作的矩阵求逆部分通过fpga实现基于拉格朗日插值的可变阶范德蒙矩阵快速求逆。
7.本发明的有益效果是：通过逆滤波器重构预处理操作采样均匀化原始接收信号，恢复信号的方位向频谱，实现多通道sar的方位向均匀采样，且针对星载sar多通道逆滤波矩阵求逆部分，基于fpga实现基于拉格朗日插值的可变阶范德蒙矩阵快速求逆，u矩阵元素和v矩阵元素通过第一支路计算，π向量及其倒数通过第二支路进行计算，第一支路与第二支路并行运算，可有效提升运算效率，节省硬件资源，最终在低资源、低延迟情况下实现高精度范德蒙类矩阵求逆运算。
8.本发明附加的方面及其优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明实践了解到。
附图说明
9.图1为本发明实施例提供的面向多通道sar的方位向均匀采样实现系统中逆滤波器重构部分结构框图；
10.图2为u、v矩阵元素计算依赖图(n＝5)；
11.图3为第一类反馈列元素计算器结构图；
12.图4为u矩阵计算步骤与任务调度图；
13.图5为中间缓存原位存储流程图；
14.图6为v矩阵计算结构及调度图；
15.图7为π'向量计算模块结构图；
16.图8为矩阵乘法模块结构图；
17.图9为延迟相关的流水累乘器设计结构图；
18.图10为延迟相关流水累乘器时序示例(n＝12，dmul＝4，d＝28)图；
19.图11a为32阶精度分析(max＝4.475
×
10
‑7)的试验结果图；
20.图11b为128阶精度分析(max＝1.176
×
10
‑6)的试验结果图。
具体实施方式
21.以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
22.由于雷达系统在运行过程中不可避免的存在硬件和电路误差、卫星姿态指向误差，会导致通道间幅度和相位不一致，即存在通道间幅相误差问题。表现在多通道sar的天线在一个脉冲周期内前进的距离并不等于半个天线长度，因此大多数时候多通道方位向采样是非均匀的，这会导致距离徙动校正和聚焦误差的出现，需要通过预处理操作采样均匀化原始接收信号，恢复信号的方位向频谱。逆滤波器重构的预处理方法能够完成原始信号的重构，有效的解决方位向非均匀采样的问题。
23.矩阵求逆是多通道逆滤波构建传输函数重要的一部分，其在多通道模式中运算量占比达到15％，因此设计及研究低开销可重构矩阵求逆结构也是适应多通道模式下通道重构逆滤波部分的需求。常规的诸如lu分解、qr分解的并行性不高，对于高阶矩阵求逆效率较低，硬件实现时资源消耗较大。
24.本发明实施例针对多通道逆滤波矩阵是范德蒙类矩阵这一特点，结合基于fpga的星载sar实时成像处理的应用场景，提出了一种低开销的可变阶范德蒙矩阵快速求逆高效实现方法。
25.本发明实施例提供一种面向多通道sar的方位向均匀采样实现系统，所述系统用于通过逆滤波器重构的预处理操作采样均匀化原始接收信号，恢复所述原始接收信号的方位向频谱；其中，所述逆滤波器重构的预处理操作通过fpga实现基于拉格朗日插值的可变阶范德蒙矩阵快速求逆；所述通过fpga实现基于拉格朗日插值的可变阶范德蒙矩阵快速求逆部分包括：元素缓存模块、u矩阵元素计算模块和v矩阵元素计算模块构成的第一支路，π向量及其倒数计算模块构成的第二支路，还包括矩阵乘法模块。
26.上述实施例中，通过逆滤波器重构预处理操作采样均匀化原始接收信号，恢复信号的方位向频谱，实现多通道sar的方位向均匀采样，且针对星载sar多通道逆滤波矩阵求逆部分，基于fpga实现基于拉格朗日插值的可变阶范德蒙矩阵快速求逆，u矩阵元素和v矩阵元素通过第一支路计算，π向量及其倒数通过第二支路进行计算，第一支路与第二支路并行运算，可有提升运算效率，效降低硬件资源，节省硬件资源，最终在低资源、低延迟情况下
实现高精度范德蒙类矩阵求逆运算。
27.以下具体描述基于拉格朗日插值的范德蒙矩阵求逆方法：
28.对于范德蒙矩阵中n个互异的节点a1,a2...a
n
，即范德蒙矩阵元素，取初等拉格朗日插值多项式，表示为：
[0029][0030]
其中，x表述输入的变量值，在本发明实施例中，表示输入的范得蒙矩阵元素；∏表示累乘运算，π(x)、π'(a
i
)定义为：
[0031][0032]
注意到式(1)中，当i＝j时，可以表示为：l
i
(a
j
)＝δ
ij
(i,j＝1,2,
…
,n)，n表示元素个数，(即当i＝j时，l
i
(a
j
)＝1；否则l
i
(a
j
)＝0)，其中δ
ij
是kronecker记号。由可得，范德蒙类矩阵的逆矩阵可以表示为式子：
[0033][0034]
其中diag{}表示由多个元素构成的对角矩阵。因此求出逆矩阵v
‑1过程可以描述如下，其中最关键的是求出诸设：
[0035][0036]
计算中间矩阵u元素，表示为u矩阵中第i行k列的元素。
[0037][0038]
通过中间矩阵u计算v矩阵，表示为v矩阵中第i行k列的元素。
[0039][0040]
计算π'向量，利用式子(4)求出范德蒙矩阵的逆矩阵。
[0041][0042]
计算π'(a
i
)，以及相应的1/π'(a
i
)最后利用式(3)求出范德蒙矩阵的逆矩阵。
[0043]
根据第一步描述的拉格朗日插值的范德蒙矩阵快速求逆方法，本发明设计了基于fpga的可变阶范德蒙矩阵求逆总体结构。参照图1，逆滤波重构部分总体结构分为5个模块，分别是范德蒙矩阵元素a1,a2...a
n
输入缓存模块，u矩阵运算模块(对应于式(5))、v矩阵运算模块(对应于式(6))、π'向量及其倒数计算模块(对应于式(7))和矩阵乘法模块。其中，元素缓存模块采用fpga内部小容量dpram数据缓存。基于设计的总体结构，范德蒙矩阵快速求逆实现过程如下：
[0044]
范德蒙矩阵元素a1,a2...a
n
输入元素缓存模块后，根据式(5)算法描述，依次输入至u矩阵运算模块与π'向量计算模块，并行进行u矩阵计算和π'向量计算。
[0045]
如图1所示，通过fpga实现基于拉格朗日插值的可变阶范德蒙矩阵快速求逆部分包括：元素缓存模块、u矩阵运算模块、v矩阵运算模块、π'向量及其倒数计算模块和矩阵乘法模块。
[0046]
元素缓存模块，用于缓存输入的范德蒙矩阵元素a1,a2...a
n
，n为正整数；
[0047]
u矩阵运算模块，用于根据所述范德蒙矩阵元素a1,a2...a
n
在第一支路进行u矩阵元素计算；
[0048]
v矩阵运算模块，用于在u矩阵元素计算完成后进行v矩阵元素计算；
[0049][0050]
π'向量及其倒数计算模块，用于根据所述范德蒙矩阵元素a1,a2...a
n
在第二支路进行π'向量计算；并在π'向量计算完成后，对所述π'向量进行求倒计算1/π'(a
i
)，得到对角线元素结果；
[0051][0052]
矩阵乘法模块，用于根据所述v矩阵元素和所述对角线元素结果进行矩阵乘法，得到范德蒙类矩阵的逆矩阵；
[0053]
[0054]
其中diag{}表示由多个元素构成的对角矩阵。
[0055]
上述实施例中，第一支路在u矩阵元素计算完成后，将计算结果存储至fpga内部寄存器(隶属于u矩阵运算模块)，再启动v矩阵运算模块进行v矩阵元素计算；第二条支路在π'向量计算完成后，进行求倒计算，得到式(3)中对角线元素结果。第一支路和第二支路并行运算，同时在第一支路运算中，根据v、u矩阵计算特性，设计并行或串行流水计算结构，可有效提升运算效率。
[0056]
另外，由于两条支路的运行延迟不一定一致，因此，在π'向量及其倒数计算模块嵌入fifo，所述fifo用于缓存所述除法器的运算结果并与v矩阵元素进行时序匹配，使运算结果按顺序进入矩阵乘法模块。在π'向量及其倒数计算模块嵌入了小容量的fifo，起到延迟匹配的作用。
[0057]
根据式(5)及式(6)分析，中间矩阵u，v元素计算虽然都存在按列逐层迭代的关系，无法并行计算，参照图2元素计算依赖所示(图中针对的是5阶范德蒙矩阵求逆运算，即n＝5)，v矩阵元素计算顺序与u矩阵计算顺序相反，因此必须等u矩阵最后一行元素计算完毕后，才能启动v矩阵元素计算。本发明实施例是在u矩阵全部计算完成后，将最后一行的结果存入ram/reg缓存(u矩阵运算模块内嵌)，再启动v矩阵计算模块。u，v矩阵具体实现步骤如下：
[0058]
u矩阵元素流水计算结构
[0059]
u矩阵运算模块采用流水计算结构，需要例化一个延迟相关的累乘器计算第一列元素，后续列元素计算需要例化一个包含一个乘法器和一个减法器的类反馈列元素计算器(如图3所示)，以及深度为n(n为范得蒙矩阵元素个数)的寄存器组。即u矩阵运算模块包括：延迟相关累乘器、深度为n的u矩阵元素寄存器组和第一类反馈列元素计算器，其中所述第一类反馈列元素计算器包括乘法器和减法器。
[0060]
参照图4所示，本步骤具体实现过程如下：
[0061]
根据式(5)可知，u矩阵是一个n 1阶的下三角矩阵，且对角线元素都是1，其他元素计算是按照列进行，同时第一列计算方法和后面n列的计算方法有区别。第一列计算可以看成是元素累乘操作，输入元素序列为{
‑
a1,
‑
a2…‑
a}，即范德蒙矩阵元素取反。本发明实施例基于浮点设计，浮点数取反只需符号位取反即可。同时根据延迟相关累乘器时序序列示例可知，在最后结果result除了输出全部元素的累乘结果之外，之前的各级元素累乘结果亦可输出，即对应输入元素的输出序列为：
[0062][0063]
对比式(11)与式(5)，延迟相关累乘器输出result序列元素与u矩阵第一列元素一一对应。第一列的元素计算完成后存入寄存器组，作为后续列元素计算的输入。u矩阵后续2～n 1列计算相同，图3所示5
×
5u矩阵元素计算步骤与调度情况。所述u矩阵运算模块包括：延迟相关累乘器、深度为n的u矩阵元素寄存器组和第一类反馈列元素计算器，其中所述第一类反馈列元素计算器包括乘法器和减法器；
[0064]
参照图5，通过任务调度时，对输入数据进行合理的排布，实现小延迟的部分流水操作。具体实现步骤为：
[0065]
通过所述延迟相关累乘器计算u矩阵的第一列元素，通过取反计算后，依次存入深
度为n的u矩阵元素寄存器组，作为后续列元素计算的输入，此时存储的元素序列是
[0066]
通过所述第一类反馈列元素计算器计算后续斜对角元素，采用原位替换存储的方式进行计算，根据u矩阵元素计算公式利用计算出后，不参与后续运算，替换掉存储位置；替换掉存储位置；依次类推直到第二列最后一行的元素替换掉此时第二列元素全部计算完毕；
[0067]
后续i列计算的中间元素逐一替换寄存器组中第i～n
‑
i个数值，最终得到全部的v矩阵计算输入序列：
[0068]
上述实施例中，通过对u元素计算中采用原位替换存储，可以有效节省硬件存储资源。
[0069]
v矩阵元素并行计算结构
[0070]
在得到u矩阵最后一行元素后，v矩阵运算模块即可开始v矩阵元素计算。v矩阵计算模块需要例化两个深度为n的寄存器组，用于存储输入原始范得蒙矩阵元素以及u矩阵元素寄存器组。同时，由于v矩阵采用并行计算结构，每一行元素可以单独计算，因此需要例化n个类反馈列元素计算器进行v矩阵元素计算。即v矩阵运算模块包括：两个深度为n的寄存器组和n个第二类反馈列元素计算器，所述第二类反馈列元素计算器包括乘法器和加法器；v矩阵元素的每一行采用一个所述第二类反馈列元素计算器进行计算。
[0071]
参照图6，具体实现步骤如下：
[0072]
所述两个深度为n的寄存器组分别用于存储输入范得蒙矩阵元素以及u矩阵元素寄存器组中存储的元素；
[0073]
针对v矩阵第i行计算(i＝1,2,
…
n)，固定所述乘法器的一端输入为行对应的范得蒙矩阵元素a
i
；在整个v矩阵计算过程中，该端口输入不再更新；
[0074]
乘法器的另一端输入初始值为1，之后该另一端输入为上一轮计算结果；乘法计算结果输出作为所述加法器一端输入；所述加法器另一端输入为u矩阵元素寄存器组中的元素；
[0075]
每轮列元素计算完毕后，从u矩阵元素寄存器组中同步更新所有加法器的另一端输入，刷新每一行的u
n 1
值，输出的结果存入一个n
×
n的存储阵列中。
[0076]
上述实施例中，通过上述按列并行计算方法对v矩阵元素进行并行计算，可以有效节省硬件运算时间。
[0077]
π'向量计算结构
[0078]
π'向量本质为范德蒙矩阵元素相减后累乘运算结果，核心是例化一个流水累乘器进行累乘，一个流水减法器进行元素相减，以及一个除法器进行求倒。即π'向量及其倒数计算模块包括流水减法器、延迟相关累乘器和除法器。
[0079]
参照图7，具体实现方法如下：
[0080]
a1，固定流水减法器的一个输入端为范德蒙矩阵元素中的一个基准元素a
i
(i＝1,2,
…
n)；
[0081]
a2，流水减法器的另一个输入端从元素缓存模块中依次读取其他范德蒙矩阵元素
与所述基准元素a
i
进行减法运算；
[0082]
a3，所述流水减法器的运算结果输出至延迟相关累乘器，得到基准元素对应的π'向量元素，所述延迟相关累乘器经过固定延迟后，将累乘结果输出至除法器，经过一次除法，得到基准元素对应的π'向量元素的倒数，存入寄存器或者ram中，完成一个π'向量元素计算；
[0083]
a4，更换所述流减法器输入的基准元素，重复上述步骤a1至a3，完成全部π'向量及相关求倒计算。
[0084]
上述实施例中，通过固定流水减法器的一个输入端为范德蒙矩阵元素中的一个基准元素，采用流水减法器进行运算可以有效节省硬件资源；同时利用延迟相关累乘器可以有效节省累乘运算带来的硬件时间和资源成本。
[0085]
矩阵乘法计算模块结构
[0086]
矩阵乘法计算模块主要进行π'向量和v矩阵结果的乘法运算，需要例化一个流水乘法器，一个延迟相关累加器进行计算。即矩阵乘法模块包括流水乘法器和延迟相关累加器。
[0087]
参照图8，具体实现步骤如下：
[0088]
b1,固定流水乘法器的一个输入端为π'向量中的相应元素，另一端依次输入v矩阵的一列元素；
[0089]
b2，所述流水乘法器的运算结果输出至延迟相关累加器，经过固定延迟后，得到范德蒙逆矩阵的一个元素；
[0090]
b3，在所述延迟相关累加器工作过程中，所述流水乘法器可以继续输入v矩阵下一列元素，与π'向量中的相应元素相乘；
[0091]
b4，在v矩阵元素按列对与同一个π'向量元素操作完成后，得到的是范德蒙逆矩阵对应行的全部元素；
[0092]
b5，更新下一个π'向量元素，按照上述步骤b1至b4继续操作一轮，经过n轮操作后，即得到范德蒙矩阵求逆的全部结果。
[0093]
上述实施例中，通过固定流水乘法器的一个输入端为π'向量中的相应元素，另一端依次输入v矩阵的一列元素，采用流水乘法器可以有效节省硬件资源；同时利用延迟相关累乘器可以有效节省累乘运算带来的硬件时间和资源成本。
[0094]
针对于拉格朗日插值的范德蒙矩阵求逆方法中存在的累乘或累加算法，本发明实施例设计了延迟相关的流水累积器(累乘器或累加器)结构，设计了基于fpga的高效流水浮点累积运算器。
[0095]
本步骤设计的延迟累积器结构中乘法器/加法器个数以及总体运算延迟只与单个乘法器/加法器延迟d
mul
相关，与数据点数无关。
[0096]
参照图9、图10所示，延迟相关累乘器和所述延迟累加器运算过程如下：
[0097]
(1)如图9所示，将需要进行累乘/累加的元素x(n)＝{x(1)，x(2)据x(n)}序贯输入第一级乘法器/加法器第一输入口a1，数据依次乘1/加0之后，第一级乘法器/加法器第一次输出结果反馈至第一级乘法器/加法器第二输入口b1，即输入数据序列延迟d
mul
个周期后，与自身序列后续元素相乘/相加，第一级乘法器/加法器输出口a2结果序列如下：
[0098][0099]
其中，表示向下取整运算，mod表示取模计算；
[0100]
(2)第一级输出的结果a2直接作为第二级乘法器/加法器的一个输入，同时a2延迟一个周期后，作为第二级乘法器/加法器b2的输入，b2与a2前错开的一个周期按补1操作，则第二级输出口a3结果序列的最后一个元素为：
[0101][0102]
(3)第二级之后直到第n级的乘法器/加法器a3…
a
n
输入皆为上一级乘法/加法输出，乘法器/加法器b2…
b
n
输入口为第一级乘法器/加法器输出延迟，每过一级乘法器/加法器延迟d
mul
1个周期，在有效信号范围内b3…
周n与a3…
周n错开的周期全部按照补1操作；最终经过n级乘法器/加法器后，输出结果中最后一个即为全部元素累乘/累加结果；累乘/累加结果输出延迟为：
[0103][0104]
其中，n为所述延迟相关累乘器/延迟相关累加器的累积级别，d
mul
为数据序列进行累乘/累加前的延迟时间。
[0105]
上述实施例中，延迟相关的流水累积器需要的运算器与输入数据无关，而只与运算器的延迟相关，对于大批量数据累积运算，既可节省运算时间，同时也可以节省硬件资源。
[0106]
图10所示为流水累乘时序示例，假定单个乘法器延迟为4个周期，即d
mul
为4，待处理序列有12个元素，即n为12。根据式(10)，经过28个周期后，输出累乘结果。该方法在硬件设计时即可根据具体资源、延迟需求将累乘部分固化。将图9中的乘法器换成其他延迟运算器，该方法也适用。该结构可以作为固有的硬件ip，适用于各种流水累积运算场景。同时由图10可以看出，任意中间累乘结果也可以在流水处理中输出。
[0107]
基于拉格朗日插值的范德蒙矩阵求逆方法中的累加运算在将图9中的乘法器替换成加法器后，也按照此结构进行运算。本发明实施例针对算法中大量累积运算，采用延迟相关累积器，降低了硬件资源与计算阶数相关性，节省了硬件资源。
[0108]
本发明实施例提供的一种面向多通道sar的方位向均匀采样实现方法，包括：通过逆滤波器重构的预处理操作采样均匀化原始接收信号，恢复所述原始接收信号的方位向频谱；其中，所述逆滤波器重构的预处理操作通过fpga实现基于拉格朗日插值的可变阶范德蒙矩阵快速求逆。
[0109]
上述实施例中，通过逆滤波器重构预处理操作采样均匀化原始接收信号，恢复信号的方位向频谱，实现多通道sar的方位向均匀采样，且针对星载sar多通道逆滤波矩阵求逆部分，基于fpga实现基于拉格朗日插值的可变阶范德蒙矩阵快速求逆，可有u矩阵元素和v矩阵元素通过第一支路计算，π向量及其倒数通过第二支路进行计算，第一支路与第二支
路并行运算，可有效提升运算效率，节省硬件资源，最终在低资源、低延迟情况下实现高精度范德蒙类矩阵求逆运算。
[0110]
发明实施例还提供的一种面向多通道sar的方位向均匀采样实现方法，其中，通过fpga实现基于拉格朗日插值的可变阶范德蒙矩阵快速求逆的步骤，具体包括：
[0111]
s110，缓存输入的范德蒙矩阵元素a1,a2...a
n
，n为正整数；根据所述范德蒙矩阵元素a1,a2...a
n
在第一支路进行u矩阵元素计算，在u矩阵元素计算完成后进行v矩阵元素计算；
[0112][0113]
s120，根据所述范德蒙矩阵元素a1,a2...a
n
在第二支路进行π'向量计算，在π'向量计算完成后，对所述π'向量进行求倒计算1/π'(a
i
)，得到对角线元素结果；
[0114][0115]
s130，根据所述v矩阵元素和所述对角线元素结果进行矩阵乘法，得到范德蒙类矩阵的逆矩阵；
[0116][0117]
其中diag{}表示由多个元素构成的对角矩阵。
[0118]
可选地，所述根据所述范德蒙矩阵元素进行u矩阵元素计算，包括：
[0119]
计算u矩阵的第一列元素，通过取反计算后，依次存入深度为n的u矩阵元素寄存器组，作为后续列元素计算的输入，此时存储的元素序列是
[0120]
后续斜对角元素采用原位替换存储的方式进行计算，根据u矩阵元素计算公式利用计算出后，不参与后续运算，替换掉存储位置；替换掉存储位置；依次类推直到第二列最后一行的元素替换掉此时第二列元素全部计算完毕；
[0121]
后续i列计算的中间元素逐一替换寄存器组中第i～n
‑
i个数值，最终得到全部的v矩阵计算输入序列：
[0122]
所述在u矩阵元素计算完成后进行v矩阵元素计算，包括：
[0123]
针对v矩阵第i行计算(i＝1,2,
…
n)，固定乘法器的一端输入为行对应的范得蒙矩阵元素ai；在整个v矩阵计算过程中，该端口输入不再更新；
[0124]
乘法器的另一端输入初始值为1，之后该另一输入为上一轮计算结果；乘法计算结果输出作为加法器一段输入；所述加法器另一端输入为u矩阵元素寄存器组中的元素；
[0125]
每轮列元素计算完毕后，从u矩阵元素寄存器组中同步更新所有加法器的另一端输入，刷新每一行的u
n 1
值，输出的结果存入一个n
×
n的存储阵列中。
[0126]
可选地，根据所述范德蒙矩阵元素a1,a2...a
n
在第二支路进行π'向量计算，在π'向量计算完成后，对所述π'向量进行求倒计算1/π'(a
i
)，得到对角线元素结果，包括：
[0127]
a1，固定流水减法器的一个输入端为范德蒙矩阵元素中的一个基准元素a
i
(i＝1,2,
…
n)；
[0128]
a2，流水减法器的另一个输入端从元素缓存模块中依次读取其他范德蒙矩阵元素与所述基准元素a
i
进行减法运算；
[0129]
a3，所述流水减法器的运算结果输出至延迟相关累乘器，得到基准元素对应的π'向量元素，所述延迟累乘器经过固定延迟后，将累乘结果输出至除法器，经过一次除法，得到基准元素对应的π'向量元素的倒数，存入寄存器或者ram中，完成一个π'向量元素计算；
[0130]
a4，更换所述流减法器输入的基准元素，重复上述步骤，完成全部π'向量及相关求倒计算。
[0131]
可选地，所述根据所述v矩阵元素和所述对角线元素结果进行矩阵乘法，得到范德蒙类矩阵的逆矩阵，包括：
[0132]
b1，固定流水乘法器的一个输入端为π'向量中的相应元素，另一端依次输入v矩阵的一列元素；
[0133]
b2，所述流水乘法器的运算结果输出至延迟相关累加器，经过固定延迟后，得到范德蒙逆矩阵的一个元素；
[0134]
b3，在所述延迟相关累加器工作过程中，所述流水乘法器可以继续输入v矩阵下一列元素，与π'向量中的相应元素相乘。
[0135]
b4，在v矩阵元素按列对与同一个π'向量元素操作完成后，得到的是范德蒙逆矩阵对应行的全部元素；
[0136]
b5，更新下一个π'向量元素，按照上述步骤b1至b5继续操作一轮，经过n轮操作后，即得到范德蒙矩阵求逆的全部结果。
[0137]
可选地，所述延迟相关累乘器和所述延迟相关累加器运算过程如下：
[0138]
将需要进行累乘/累加的元素x(n)＝{x(1)，x(2)据x(n)}序贯输入第一级乘法器/加法器第一输入口a1，数据依次乘1/加0之后，第一级乘法器/加法器第一次输出结果反馈至第一级乘法器/加法器第二输入口b1，即输入数据序列延迟d
mul
个周期后，与自身序列后续元素相乘/相加，第一级乘法器/加法器输出口a2结果序列如下：
[0139]
[0140]
其中，表示向下取整运算，mod表示取模计算；
[0141]
第一级输出的结果a2直接作为第二级乘法器/加法器的一个输入，同时a2延迟一个周期后，作为第二级乘法器/加法器b2的输入，b2与a2前错开的一个周期按补1操作，则第二级输出口a3结果序列的最后一个元素为：
[0142][0143]
第二级之后直到第n级的乘法器/加法器a3…
a
n
输入皆为上一级乘法/加法输出，乘法器/加法器b2…
b
n
输入口为第一级乘法器/加法器输出延迟，每过一级乘法器/加法器延迟d
mul
1个周期，在有效信号范围内b3…
周n与a3…
周n错开的周期全部按照补1操作；最终经过n级乘法器/加法器后，输出结果中最后一个即为全部元素累乘/累加结果；累乘/累加结果输出延迟为：
[0144][0145]
其中，n为所述延迟相关累乘器/延迟相关累加器的累积级别，d
mul
为数据序列进行累乘/累加前的延迟时间。
[0146]
实验结果及分析，验证本发明的先进性与实用性
[0147]
采用本发明实施例描述的方法，分别对8阶、32阶及128阶范德蒙矩阵求逆基于xilinx xc7vx690t fpga进行实现。实现时，矩阵求逆运算均采用xilinx eda开发工具自带ip核，其中针对累乘运算，复数复乘运算中涉及的加、减、乘ip核均配置成2周期延迟，而单精度浮点乘法ip核配置成延迟4周期输出结果，保证两种类型数据输入情况下的最终计算延迟一致。具体验证结果如下：
[0148]
处理延迟验证
[0149]
在150mhz主频下，8阶范德蒙矩阵求逆耗时约11.1us(1477个周期)；32阶范德蒙矩阵求逆耗时约162.4us(21649个周期)，约为8阶的15倍；128阶范德蒙矩阵求逆耗时约2.54ms(338497个周期)，约为8阶的229倍，与数据量的增加倍数大致相当。
[0150]
处理误差验证
[0151]
表1所示为本发明实施例提供的技术方案中，fpga资源(主要包括查找表(slice luts)、寄存器(slice register)、随机存取块存储器(block ram)、数字计算单元(dsp48es))以及延时(delay,时钟周期计数)消耗情况。
[0152]
表1不同阶fpga资源消耗情况
[0153]
[0154][0155]
根据上表可知，本发明实施例提供的上述技术方案可实现可变阶范德蒙矩阵快速求逆。对于slice luts，8阶时消耗为9112,32阶时消耗为13141,128阶时消耗为28235；对于slice register，8阶时消耗为865,32阶时消耗为21047,128阶时为52949；对于block ram，8阶时消耗为0.5,32阶时消耗为1,128阶时为14.5；对于dsp48es，8阶时消耗为14,32阶时消耗为14,128阶时为14；对于delay，8阶时消耗为1477,32阶时消耗为21649,128阶时为338497。根据上述数据可知，本发明实施例提供的上述技术方案资源消耗较少，延迟误差较低。
[0156]
将本发明实施例提供的上述技术方案与mtlab算术结果进行相对误差比对。参照图11a和图11b，32阶相对误差量级在10
‑7，128阶相对误差量级在10
‑6，随着阶数的增加，相对误差虽然逐步提升，但依然在sar成像处理可接受范围内，且相比于现有技术中的处理方式，相对误差较低。
[0157]
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。