半导体装置及其形成方法与流程

1.本发明实施例涉及一种半导体装置及其形成方法，特别是涉及一种具有空气间隔物的半导体装置及其形成方法。


背景技术：

2.半导体装置用于各式各样的电子应用中，例如个人电脑、手机、数码相机与其他电子装置。半导体装置的制造一般是通过于半导体基板上依序沉积绝缘或介电层、导电层以及半导体层的材料，并使用微影图案化各种材料层以于其上形成电路组件与元件。
3.半导体工业通过不断减小最小部件尺寸来持续提高各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的整合密度，允许了将更多的元件整合至给定区域中。


技术实现要素：

4.本发明实施例提供一种半导体装置的形成方法，包括：形成虚设栅极堆叠于基板上方；形成第一间隔层于虚设栅极堆叠上方；氧化第一间隔层的表面，以形成牺牲衬层；形成一或多个第二间隔层于牺牲衬层上方；形成第三间隔层于一或多个第二间隔层上方；形成层间介电(inter
‑
layer dielectric,ild)层于第三间隔层上方；蚀刻一或多个第二间隔层的至少一部分以形成气隙，气隙插在第三间隔层及第一间隔层之间；及形成再填充层以填充气隙的上部。
5.本发明实施例提供一种半导体装置，包括：第一鳍片，突出于隔离区之上；栅极结构，设置于第一鳍片上方；源极/漏极区，位于第一鳍片上方且邻近于栅极结构；层间介电质(interlayer dielectric,ild)，设置于源极/漏极区上方；第一间隔物，沿着栅极结构的侧壁延伸，第一间隔物插在ild及栅极结构之间；及气隙，设置于第一间隔物上方，气隙横向地插在ild及第一间隔物之间，气隙垂直地插在源极/漏极区及隔离区之间。
6.本发明实施例提供一种半导体装置，包括：浅沟槽隔离(shallow trench isolation,sti)区，插在第一鳍片及第二鳍片之间；第一栅极结构，设置于sti区、第一鳍片、及第二鳍片上方；第二栅极结构，设置于sti区、第一鳍片、及第二鳍片上方；源极/漏极区，设置于第一鳍片及第二鳍片上方，源极/漏极区插在第一栅极结构及第二栅极结构之间；第一间隔物，沿着第一栅极结构的侧壁、第二栅极结构的侧壁、以及sti区的上表面；第二间隔物，沿着源极/漏极区的上表面；及气隙，插在第一间隔物及第二间隔物之间，气隙露出第二间隔物的下表面及源极/漏极区的下表面。
附图说明
7.本公开的各面向从以下详细描述中配合附图可最好地被理解。应强调的是，依据业界的标准做法，各种部件并未按照比例绘制且仅用于说明的目的。事实上，为了清楚讨论，各种部件的尺寸可任意放大或缩小。
8.图1是根据一些实施例，绘示出鳍式场效晶体管(fin field
‑
effect transistor,
finfet)的示例在中间阶段的三维视图示。
9.图2、图3、图4、图5、图6、图7、图8a、图8b、图8c、图8d、图9a、图9b、图9c、图9d、图10a、图10b、图10c、图10d、图11a、图11b、图11c、图11d、图12a、图12b、图12c、图12d、图13a、图13b、图13c、图13d、图14a、图14b、图14c、图14d、图15a、图15b、图15c、图15d、图16a、图16b、图16c、图16d、图17a、图17b、图17c、图17d、图18a、图18b、图18c、图18d、图19a、图19b、图19c、图19d、图20a、图20b、图20c、图20d、图21a、图21b、图21c、图21d、图21e、图22a、图22b、图22c、图22d、图23a、图23b、图23c、图23d、图24a、图24b、图24c、图24d及图24e是根据一些实施例，是在finfets的制造期间中间阶段的剖面图。
10.其中，附图标记说明如下：
11.50：基板
12.50n：n型区
13.50p：p型区
14.51：分隔器
15.52：鳍片
16.54：绝缘材料
17.56：浅沟槽隔离区
18.60：介电层
19.62：虚设栅极层
20.64：遮罩层
21.66：虚设介电层
22.68：虚设栅极
23.70：遮罩
24.72：虚设栅极堆叠
25.80：第一间隔层
26.81：牺牲衬层
27.86：第二间隔层
28.90：第三间隔层
29.94：凹陷
30.96：外延源极/漏极区
31.98：第四间隔层
32.100：第一ild
33.102：凹陷
34.104：界面层
35.106：栅极介电层
36.108：栅极电极
37.112：替换栅极
38.116：第一再填充层
39.117：接缝
40.118：盖层
41.120：空气间隔物
42.124：第二再填充层
43.130：第二ild
44.134：栅极接触件
45.136：源极/漏极触件
46.d1：深度
47.d2：深度
48.d3：深度
49.d4：深度
50.d5：深度
51.t1：厚度
52.t2：厚度
53.t3：厚度
54.a
‑
a：剖面
55.b
‑
b：剖面
56.c
‑
c：剖面
57.d
‑
d：剖面
58.e
‑
e：剖面
具体实施方式
59.以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件及其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一及第二元件直接接触的实施例，也可能包含额外的元件形成在第一及第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明及清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
60.再者，其中可能用到与空间相对用词，例如“在
……
之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述图式中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
61.现在以特定示例来描述实施例，特定示例包含包括晶体管的集成电路，上述晶体管例如为鳍式场效晶体管(fin field
‑
effect transistor,finfet)装置。然而，实施例不限于本文提供的示例，并且可在各式各样的应用中实现实施例。如后文更详细地讨论的，可将间隔物形成为邻近于finfet装置的栅极电极，以提供绝缘并改善装置的性能。可随后将间隔物移除，从而用空气间隔物(air spacers)或气隙代替间隔物，以提供比沉积的材料层更好的绝缘性。
62.图1是根据一些实施例，以三维视图示绘示出形成finfet的中间阶段的示例。鳍式
场效晶体管包括位于基板50(例如，半导体基板)上的鳍片52。隔离区56设置于基板50中，并且鳍片52突出于相邻的隔离区56上方及之间。尽管将隔离区56描述/绘示为与基板50分离，但是如本文所使用的，术语“基板”可仅指半导体基板或包括隔离区的半导体基板。此外，尽管鳍片52被绘示与基板50为相同的单一连续材料，但是鳍片52及/或基板50可包括单一材料或多个材料。在本文中，鳍片52指的是延伸于相邻的隔离区56之间并突出于相邻的隔离区56上方的部分。
63.虚设介电质66沿着侧壁且位于鳍片52的顶表面上方，并且虚设栅极68及遮罩70位于虚设介电质66上方。总体而言，虚设介电质66、虚设栅极68、及遮罩70共同形成虚设栅极堆叠72。源极/漏极区96相对于虚设介电质66及虚设栅极68设置于鳍片52的两侧。图1进一步绘示出在随后的图中所使用的参考剖面。剖面a
‑
a沿着虚设栅极68的纵轴并且在例如垂直于finfet的源极/漏极区96之间的电流流动方向的方向上。剖面b
‑
b平行于剖面a
‑
a，并且延伸穿过finfet的源极/漏极区。剖面c
‑
c垂直于剖面a
‑
a及b
‑
b，并且沿着鳍片52的纵轴并且在例如finfet的源极/漏极区96之间的电流流动的方向上。剖面d
‑
d平行于剖面c
‑
c，并且延伸穿过浅沟槽隔离(shallow trench isolation,sti)区并且垂直穿过finfet的虚设栅极68的纵轴。为了清楚起见，后续附图参考这些参考剖面。
64.本文讨论的一些实施例是在使用栅极后制(gate
‑
last)制程形成的finfet的情境下讨论的。在其他实施例中，可使用栅极先制(gate
‑
first)制程。此外，一些实施例考虑了在平面装置中使用的面向，例如平面fet、纳米结构(例如，纳米片、纳米线、全绕式栅极等)场效晶体管(nanostructure field effect transistors,nsfet)等。
65.图2至图24d是根据一些实施例，是在制造finfet的中间阶段的剖面图。图2至图7及图8a、图9a、图10a、图11a、图12a、图13a、图14a、图15a、图16a、图17a、图18a、图19a、图20a、图21a、图22a、图23a及图24a绘示出图1中所示的参考剖面a
‑
a，但差别在于绘示了多个鳍片/finfets。图8b、图9b、图10b、图11b、图12b、图13b、图14b、图15b、图16b、图17b、图18b、图19b、图20b、图21b、图22b、图23b及图24b绘示出图1所示的参考剖面b
‑
b，但差别在于绘示了多个鳍片/finfets。图8c、图9c、图10c、图11c、图12c、图13c、图14c、图15c、图16c、图17c、图18c、图19c、图20c、图21c、图22c、第23c及图24c绘示出图1中所示的参考剖面c
‑
c，但差别在于绘示了多个鳍片/finfets。图8d、图9d、图10d、图11d、图12d、图13d、图14d、图15d、图16d、图17d、图18d、图19d、图20d、图21d、图22d、图23d及图24d绘示出图1中的所示参考剖面d
‑
d，但差别在于绘示了多个鳍片/finfets。图21e及图24e分别绘示出图21b及图24b中所示的参考剖面e
‑
e。
66.在图2中，提供了基板50。基板50可为半导体基板，例如块体半导体、绝缘体上覆半导体基板(semiconductor
‑
on
‑
insulator substrate)等，其可被掺杂(例如，以p型或n型掺质)或未掺杂。基板50可为晶片(wafer)，例如硅晶片。总体而言，soi基板为在绝缘层上形成的半导体材料层。绝缘层可例如为埋藏氧化物(buried oxide,box)层、氧化硅层等。提供绝缘层于通常为硅或玻璃基板的基板上。也可使用其他基板，例如多层或梯度基板。在一些实施例中，基板50的半导体材料可包括硅、锗、化合物半导体、合金半导体、或其组合，上述化合物半导体包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟，上述合金半导体包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、及/或磷砷化镓铟。
67.基板50具有n型区50n及p型区50p。n型区50n可用于形成n型装置，例如nmos晶体
管，例如n型finfets。p型区50p可用于形成p型装置，例如pmos晶体管，例如p型finfet。n型区50n可与p型区50p实质上分离(如分隔器(divider)51所示)，并且可设置任何数量的装置部件(例如，其他主动装置、掺杂区、隔离结构等)于n型区50n及p型区50p之间。
68.在图3中，鳍片52形成于基板50中。鳍片52为半导体条(strips)。在一些实施例中，可通过在基板50中蚀刻沟槽而在基板50中形成鳍片52。蚀刻可为任何可接受的蚀刻制程，例如反应离子蚀刻(reactive ion etch,rie)、中性束蚀刻(neutral beam etch,nbe)等、或其组合。蚀刻可为非等向性的。
69.可通过任何合适的方法来图案化鳍片。举例而言，可使用一种或多种光学微影制程来图案化鳍片52，光学微影制程包括双重图案化制程或多重图案化制程。总体而言，双重图案化或多重图案化制程结合了光学微影及自对准制程，从而允许创建例如间距小于使用单一直接光学微影制程所获得的间距的图案。举例而言，在一实施例中，于基板上方形成牺牲层并使用光学微影制程将其图案化。使用自对准制程在图案化的牺牲层旁边(alongside)形成间隔物。然后移除牺牲层，然后可使用剩余的间隔物来图案化鳍片。在一些实施例中，遮罩(或其他层)可保留在鳍片52上。
70.在图4中，绝缘材料54形成于基板50上方并且于相邻的鳍片52之间。绝缘材料54可为氧化物，例如氧化硅、氮化物等、或其组合，并且可通过高密度等离子体化学气相沉积(high density plasma chemical vapor deposition,hdp
‑
cvd)、流动式cvd(flowable cvd,fcvd)(例如，cvd基(cvd
‑
based)材料在远端等离子体系统中的沉积及后固化(post curing)，以使其转化为另一种材料，例如氧化物)等、或其组合。可使用通过任何可接受的制程所形成的其他绝缘材料。在所示的实施例中，绝缘材料54是通过fcvd制程所形成的氧化硅。一旦形成绝缘材料，可进行退火制程。在一实施例中，形成绝缘材料54，使得多余的绝缘材料54覆盖鳍片52。尽管绝缘材料54被绘示为单层，但是一些实施例可利用复数层。举例而言，在一些实施例中，可首先沿着基板50及鳍片52的表面形成衬层(未绘示)。然后，可于衬层上方形成例如前文所述的填充材料。
71.在图5中，对绝缘材料54施加移除制程以移除鳍片52上方的多余绝缘材料54。在一些实施例中，可使用例如化学机械抛光(chemical mechanical polish,cmp)的平坦化制程、回蚀刻制程、其组合等。平坦化制程露出鳍片52，使得鳍片52及绝缘材料54的顶表面在平坦化制程完成后齐平。在遮罩保留于鳍片52上的实施例中，平坦化制程可露出遮罩或移除遮罩，使得在平坦化制程完成后，遮罩或鳍片52各自的顶表面与绝缘材料54的顶表面齐平。
72.在图6中，将绝缘材料54凹蚀以形成浅沟槽隔离(shallow trench isolation,sti)区56。将绝缘材料54凹蚀以使得位于n型区50n及p型区50p中的鳍片52的上部从相邻的sti区56之间突出。再者，sti区56的顶表面可具有如图所示的平坦表面、凸表面、凹表面(例如碟状)、或其组合。可通过适当的蚀刻将sti区56的顶表面形成为平坦的、凸的、及/或凹的。可使用可接受的蚀刻制程来将sti区56凹蚀，例如对绝缘材料54的材料具有选择性的蚀刻制程(例如，相较于蚀刻鳍片52的材料的速率，以更快的速率蚀刻绝缘材料54的材料)。举例而言，可使用例如稀氢氟(dilute hydrofluoric,dhf)酸移除氧化物。
73.参照图2至图6所述的制程仅为如何形成鳍片52的一示例。在一些实施例中，可通过外延成长制程形成鳍片。举例而言，可于基板50的顶表面上方形成介电层，并且沟槽可蚀
刻穿过介电层，以露出下方的基板50。可于沟槽中外延成长同质外延(homoepitaxial)结构，并且将介电层凹蚀，使得同质外延结构从介电层突出以形成鳍片。此外，在一些实施例中，异质外延(heteroepitaxial)结构可用于鳍片52。举例而言，可将图5中的鳍片52凹蚀，并且可在凹蚀的鳍片52上方外延成长与鳍片52不同的材料。在此实施例中，鳍片52包括凹蚀的材料以及设置于凹蚀的材料上方的外延成长材料。在另一实施例中，可于基板50的顶表面上方形成介电层，并且可蚀刻穿过介电层的沟槽。然后，可使用与基板50不同的材料在沟槽中外延成长异质外延结构，并且可将介电层凹蚀，使得异质外延结构从介电层突出以形成鳍片52。在一些实施例中，将同质外延结构或异质外延结构外延成长，可在成长过程中原位掺杂外延成长的材料，尽管原位掺杂及布植掺杂可一起使用，但原位掺杂可避免先前及随后的布植。
74.更进一步，在n型区50n(例如，nmos区)中外延成长与p型区50p(例如，pmos区)中的材料不同的材料可能是有利的。在各个实施例中，鳍片52的上部可由例如下列材料所形成：硅锗(si
x
ge1‑
x
，其中x可在0至1的范围内)、碳化硅、纯或实质上纯的锗、iii
‑
v族化合物半导体、ii
‑
vi族化合物半导体等。举例而言，用于形成iii
‑
v化合物半导体的可用材料包括但不限于下列材料：砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟、镓砷化铟铝、镓锑、铝锑、磷化铝、磷化镓等。
75.进一步在图6中，可于鳍片52及/或基板50中形成适当的井区(未绘示)。在一些实施例中，可于n型区50n中形成p井，并且可在p型区50p中形成n井。在一些实施例中，在n型区50n及p型区50p中皆形成p井或n井。
76.在具有不同井型的实施例中，可使用光阻及/或其他遮罩(未绘示)来实现用于n型区50n及p型区50p的不同布植步骤。举例而言，可在n型区50n中的鳍片52及sti区56上方形成光阻。将光阻图案化，以露出基板50的p型区50p。可通过使用旋涂技术来形成光阻，并且可使用可接受的光学微影技术来将光阻图案化。一旦将光阻图案化，在p型区50p中进行n型杂质(impurity)布植，并且光阻可用作遮罩以实质上防止将n型杂质布植进n型区50n中。n型杂质可为磷、砷、锑等，将其布植于区域中浓度等于或小于10
18
cm
‑3，例如介于约10
16
cm
‑3至约10
18
cm
‑3之间。布植之后，例如通过可接受的灰化制程来移除光阻。
77.在布植p型区50p之后，在p型区50p中的鳍片52及sti区56上方形成光阻。将光阻图案化以露出基板50的n型区50n。可通过使用旋涂技术来形成光阻，并且可使用可接受的光学微影技术来将光阻图案化。一旦将光阻图案化，可在n型区50n中进行p型杂质布植，并且光阻可用作遮罩以实质上防止将p型杂质布植进p型区50p中。p型杂质可为硼、氟化硼、铟等，将其布植于区域中浓度等于或小于10
18
cm
‑3，例如介于约10
16
cm
‑3至约10
18
cm
‑3之间。在布植之后，可例如通过可接受的灰化制程来移除光阻。
78.在布植n型区50n及p型区50p之后，可进行退火以修复布植损坏并活化布植的p型及/或n型杂质。在一些实施例中，可在成长期间将外延鳍片的成长材料原位掺杂，尽管原位掺杂及布植掺杂可一起使用，但原位掺杂可避免布植。
79.在图7中，虚设介电层60形成于鳍片52上。虚设介电层60可例如为氧化硅、氮化硅、其组合等，并且可根据可接受的技术沉积或热成长(thermally grown)虚设介电层60。在虚设介电层60上方形成虚设栅极层62，并且在虚设栅极层62上方形成遮罩层64。可在虚设介电层60上方沉积虚设栅极层62，然后例如通过cmp将其平坦化。遮罩层64可沉积在虚设栅极
层62上方。虚设栅极层62可为导电材料或非导电材料，并且可选自包括下列材料的群组：非晶硅、多晶硅(polycrystalline
‑
silicon,polysilicon)、多晶硅锗(polycrystalline silicon
‑
germanium,poly
‑
sige)、金属氮化物、金属硅化物、金属氧化物、及金属。可通过物理气相沉积(physical vapor deposition,pvd)、cvd、溅射沉积或用于沉积所选材料的其他技术来沉积虚设栅极层62。虚设栅极层62可由其他材料所制成，这些材料对隔离区的蚀刻具有高蚀刻选择性，上述隔离区例如sti区56及/或虚设介电层60。遮罩层64可包括一层或多层例如氮化硅、氮氧化硅等。在此示例中，横跨(across)n型区50n及p型区50p形成单一虚设栅极层62及单一遮罩层64。应注意的是，仅用于说明性目的，绘示出虚设介电层60仅覆盖鳍片52。在一些实施例中，可沉积虚设介电层60，使得虚设介电层60覆盖sti区56，延伸于sti区上方并且延伸于虚设栅极层62及sti区56之间。
80.图8a至图24d绘示出实施例装置的制造期间的各种额外步骤。图8a至图24d绘示出n型区50n、p型区50p、或两者中的部件(应注意的是为分开绘示)。举例而言，图8a至图24d所示的结构皆可适用于n型区50n及p型区50p。在每个附图的正文中描述了n型区50n及p型区50p的结构上的差异(如果有的话)。
81.在图8a至图8d中，可使用可接受的光学微影及蚀刻技术来将遮罩层64(参见图7)图案化以形成遮罩70。然后可将遮罩70的图案转移至虚设栅极层62以形成虚设栅极68。在一些实施例中，也可通过可接受的蚀刻技术将遮罩70的图案转移至虚设介电层60以形成虚设介电质66。每个虚设栅极堆叠72包括虚设介电质66、虚设栅极68、及遮罩70。虚设栅极堆叠72覆盖鳍片52各自的通道区。遮罩70的图案可用于将每个虚设栅极堆叠72与相邻的虚设栅极堆叠72实质上分离。虚设栅极堆叠72也可具有长度方向，实质上垂直于相应外延鳍片52的长度方向。
82.在图9a至图9d中，第一间隔层80形成于虚设栅极堆叠72、sti区56、及/或鳍片52的露出表面上。沉积可形成第一间隔层80。可使用例如cvd、pvd、pecvd、ald等、或任何合适的制程由例如下列材料来形成第一间隔层80：氮化硅(silicon nitride,sin)、氮碳化硅(silicon carbonitride,sicn)、氮碳氧化硅(silicon oxycarbonitride,siocn)、其任意组合等。可将第一间隔层80形成为约1nm至约10nm之间的厚度。
83.在图10a至图10d中，牺牲衬层81形成于第一间隔层80上。在一些实施例中，牺牲衬层81通过氧化第一间隔层80的上表面而形成，其因此将第一间隔层80的上表面转化成牺牲衬层81。可通过cvd、pecvd、pvd、ald等、或任何合适的制程来形成牺牲衬层81，其中将前驱物流送于第一间隔层80上方，以沉积氧化物层并氧化上表面，上述前驱物例如o2、ar、he、硅烷(si
‑
n
‑
c
‑
h)等。前驱物可以约1slm至约6slm之间的流速供应。可在约200℃至约400℃之间的温度及约1torr至约3torr之间的压力下进行制程。然而，可利用任何合适的参数。所得的牺牲衬层81具有与第一间隔层80的高蚀刻选择性。举例而言，在第一间隔层80包括氮化硅(silicon nitride,sin)、氮碳化硅(silicon carbonitride,sicn)、或氮碳氧化硅(silicon oxycarbonitride,siocn)的实施例中，牺牲衬层81可包括二氧化硅(silicon dioxide,sio2)。尽管未具体绘示，但是在一些实施例中，在制程期间，可于牺牲衬层81上方形成例如氧化硅的薄层。在那些情况下，可通过湿式等向性蚀刻或干式蚀刻来移除位于牺牲衬层81上方的薄层，上述湿式等向性蚀刻使用氟化氢(hydrogen fluoride,hf)、水，上述干式蚀刻使用hf、nh3等、其任意组合、或任何合适的蚀刻剂。在蚀刻之后，牺牲衬层81沿着
第一间隔层80的剩余部分的上表面被保留。牺牲衬层81可具有介于约2nm至约5nm之间的厚度。此外，在转换第一间隔层80的上表面之后，第一间隔层80可具有介于约1nm至约10nm之间的厚度。
84.在形成第一间隔层80及牺牲衬层81之后，可进行用于轻掺杂源极/漏极(lightly doped source/drain,ldd)区(未明确绘示出)的布植。在具有不同装置类型的实施例中，类似于前文在图6中讨论的布植，可在n型区50n上方形成遮罩，露出p型区50p，且可将适当类型(例如，p型)的杂质布植进p型区50p中露出的鳍片52中，上述遮罩例如光阻。然后可移除遮罩。n型杂质可为前文讨论的任何n型杂质，并且p型杂质可为前文讨论的任何p型杂质。轻掺杂的源极/漏极区可具有约10
15
cm
‑3至约10
19
cm
‑3的杂质浓度。退火可用于修复布植损坏并活化布植的杂质。
85.在图11a至图11d中，第二间隔层86是通过沿着虚设栅极堆叠72的侧壁于牺牲衬层81上方保形沉积绝缘材料而形成的。第二间隔层86的绝缘材料可例如为下列材料：氮化硅(silicon nitride,sin)、二氧化硅(silicon dioxide,sio2)、氮氧化硅(silicon oxynitride,sion)、氮碳化硅(silicon carbonitride,sicn)、氮碳氧化硅(silicon oxycarbonitride,siocn)、其任意组合等。可通过cvd、pvd、pecvd、ald等、或任何合适的制程来形成第二间隔层86。在一些实施例中，第二间隔层86包括前述的含氧物质中的至少一种，例如siocn。第二间隔层86可具有介于约1nm至约10nm的范围内的厚度。可将第二间隔层86形成为具有与牺牲衬层81相似的蚀刻选择性，并且具有与第一间隔层80以及随后形成的上方层相似的高蚀刻选择性。举例而言，在第一间隔层80包括氮化硅(silicon nitride,sin)、氮碳化硅(silicon carbonitride,sicn)、或氮碳氧化硅(silicon oxycarbonitride,siocn)并且牺牲衬层81包括二氧化硅(silicon dioxide,sio2)的实施例中，第二间隔层86可包括氮化硅(silicon nitride,sin)、二氧化硅(silicon dioxide,sio2)、氮氧化硅(silicon oxynitride,sion)、氮碳化硅(silicon carbonitride,sicn)、或氮碳氧化硅(silicon oxycarbonitride,siocn)。如后文详细讨论的，第二间隔层86及牺牲衬层81将被选择性地蚀刻以形成空气间隔物(air spacers)。
86.应注意的是，前文公开内容总体上描述了形成间隔物及ldd区的制程。可使用其他制程及顺序。举例而言，尽管未具体绘示出，但是可利用更少或额外的间隔物，可利用不同顺序的步骤(例如，可在形成第二间隔层86之前非等向性蚀刻第一间隔层80及牺牲衬层81)，可形成及移除间隔物，及/或类似制程及顺序。再者，可使用不同的结构及步骤来形成n型及p型装置。举例而言，可在形成第二间隔层86之前，形成用于n型装置的ldd区，可在形成第二间隔层86之后，形成用于p型装置的ldd区。
87.图12a至图12d至图14a至图14d绘示出在p型区50p及n型区50n中的源极/漏极区的形成。应注意的是，可在遮蔽第二区(未具体绘示)时首先仅于p型区50p或n型区50n上进行所述的制程。之后，移除遮罩，并且在第一区上方形成另一个遮罩(也未具体绘示)。此时，可在露出的第二区上进行所述的制程。也应注意的是，制程的各个面向在p型区50p及n型区50n之间可相同或不同。
88.在图12a至图12d中，第三间隔层90形成于第二间隔层86、sti区56、及鳍片52的露出部分上方。第三间隔层90控制随后形成的源极/漏极区以及栅极电极之间的间隔。p型第三间隔层90可形成于p型区50p中，并且通过在其他区中形成层时遮蔽各区，而可同时或分
开地形成n型第三间隔层90于n型区50n中。第三间隔层90可由相同或不同的材料以及以相同或不同的厚度来形成。第三间隔层90也可分别地形成在相同区(例如，p型区50p或n型区50n)的多个半导体装置。举例而言，第三间隔层90可包括氮化硅(silicon nitride,sin)、氮碳化硅(silicon carbonitride,sicn)、氮碳氧化硅(silicon oxycarbonitride,siocn)等、或其任意组合，并且可通过cvd、pvd、pecvd、ald等、或任何合适的制程来形成第三间隔层90。在随后的制程步骤中，氧气可扩散进第三间隔层90中并使其氧化(或进一步氧化)。第三间隔层90(例如，氮氧化硅)可具有与牺牲衬层及/或第二间隔层86相同或相似的蚀刻选择性。在一些实施例中，在随后的步骤中，可以一种方式氧化或化学改变第三间隔层90，使第三间隔层90具有与牺牲衬层81、及第二间隔层86相同或接近的蚀刻选择性。举例而言，在实施例中，其中第一间隔层80层包括氮化硅(silicon nitride,sin)、氮碳化硅(silicon carbonitride,sicn)、或氮碳氧化硅(silicon oxycarbonitride,siocn)；牺牲衬层81包括二氧化硅(silicon dioxide,sio2)；第二间隔层86包括氮化硅(silicon nitride,sin)、二氧化硅(silicon dioxide,sio2)、氮氧化硅(silicon oxynitride,sion)、氮碳化硅(silicon carbonitride,sicn)、或氮碳氧化硅(silicon oxycarbonitride,siocn)；第三间隔层90可包括氮化硅(silicon nitride,sin)、氮碳化硅(silicon carbonitride,sicn)、或氮碳氧化硅(silicon oxycarbonitride,siocn)。
89.在图13a至图13d中，可进行蚀刻制程以在虚设栅极堆叠72的侧面上的鳍片52中形成凹陷94。可使用非等向性蚀刻制程来形成凹陷94，上述非等向性蚀刻制程例如反应离子蚀刻(reactive
‑
ion etching,rie)、中性束蚀刻(neutral beam etching,nbe)等、或任何合适的制程。如图13b及图13c所示，可通过蚀刻制程移除位于鳍片52的部分上方的第一间隔层80、牺牲衬层81、第二间隔层86、及第三间隔层90的部分。此外，如图13b及图13d所示，可通过蚀刻制程移除位于sti区56的部分上方的第一间隔层80、牺牲衬层81、第二间隔层86、及第三间隔层90的其他部分。
90.在图14a至图14d中，在鳍片52的凹陷94中形成外延源极/漏极区96。在鳍片52中形成外延源极/漏极区96，使得每个虚设栅极堆叠72设置于各自相邻的外延源极/漏极区对96之间。在一些实施例中，外延源极/漏极区96可延伸进鳍片52中，并且也可穿过鳍片52。在一些实施例中，通过控制源极/漏极区96及随后形成的栅极电极之间的距离，第三间隔层90用于控制短通道效应(short channel effects)、finfet的阈值电压(threshold voltage)及其他性能特征。可选择外延源极/漏极区96的材料以在各个通道区中施加应力，从而改善性能。
91.如前文所述，可遮蔽基板的一些区域(未具体绘示)，而可在未遮蔽区上进行上述步骤中的一个或多个(例如，图12a至图14d)。此后，可移除那些遮罩，并且可将新的遮罩(也未具体绘示)设置于基板的其他区上方，并且可对未遮蔽区重复上述步骤中的一个或多个，从而允许不同的构造及/或材料以用于不同的晶体管，例如p型晶体管及n型晶体管。
92.p型区50p中的外延源极/漏极区96可包括任何可接受的材料，例如适用于p型finfet的材料。举例而言，如果鳍片52为硅，则p型区50p中的外延源极/漏极区96可包括在通道区中施加压缩应力(compressive strain)的材料，例如硅锗、锗、锗锡等。p型区50p中的外延源极/漏极区96可具有从鳍片52的相应表面凸起的表面并且可具有晶面(facets)。
93.n型区50n中的外延源极/漏极区96可包括任何可接受的材料，例如适用于n型
finfet的材料。例如，如果鳍片52为硅，则n型区50n中的外延源极/漏极区96可包括在通道区中施加拉伸应变(tensile strain)的材料，例如硅、碳化硅、磷化硅等。n型区50n中的外延源极/漏极区96可具有从鳍片52的相应表面凸起的表面并且可具有晶面。
94.可用与前文讨论用于形成轻掺杂源极/漏极区的制程相似的掺质来布植外延源极/漏极区96及/或鳍片52，随后进行退火。源极/漏极区可具有介于约10
19
cm
‑3至约10
21
cm
‑3之间的杂质浓度。用于源极/漏极区的n型及/或p型杂质可为前文讨论的任何杂质。在一些实施例中，可在成长期间原位掺杂外延源极/漏极区96。
95.作为用于在n型区50n及p型区50p中形成外延源极/漏极区96的外延制程的结果，外延源极/漏极区96的上表面具有横向扩展向外超过鳍片52侧壁的晶面。在一些实施例中，这些晶面导致相同finfet的邻近源极/漏极区96如图14b所示地合并。在其他实施例中，在外延制程完成之后，邻近的源极/漏极区96保持分离。
96.在形成外延源极/漏极区96之后，可进行清洁制程。在一些实施例中，清洁制程可移除第三间隔层90的露出部分，例如从虚设栅极堆叠72的上方及周围。应注意的是，第三间隔层90的其他部分可保留在露出较少的位置中，例如：如图14b所示位于外延源极/漏极区96下方的部分、以及如图14d所示夹在外延源极/漏极区96及虚设栅极堆叠72之间的部分(或者具体而言，沿着虚设栅极堆叠72的侧壁延伸的第二间隔层86、牺牲衬层81、及第一间隔层80的部分)。在其他实施例中，在清洁制程中可不将第三间隔层90移除，因此第三间隔层90可保留在源极/漏极区96下方。
97.在图15a至图15d中，第四间隔层98形成于源极/漏极区96及虚设栅极堆叠72上方。第四间隔层98可用作接触蚀刻停止层，例如当形成接触插塞的开口时。可通过将绝缘材料保形沉积来形成第四间隔层98。第四间隔层98的绝缘材料可为氮化硅(silicon nitride,sin)、氮碳化硅(silicon carbonitride,sicn)、氮碳氧化硅(silicon oxycarbonitride,siocn)、其任意组合等。第四间隔层98可由相较于一些上方层表现出高蚀刻选择性的材料所形成，从而允许形成穿过上方层的开口的蚀刻制程被有效地停止。
98.此外，第四间隔层98可由相较于一些下方层表现出高蚀刻选择性的材料所形成，上述下方层例如牺牲衬层81、第二间隔层86、及第三间隔层90。如后文更详细地讨论的，可移除牺牲衬层81、第二间隔层86、及第三间隔层90，从而产生具有较低介电常数的气隙。如此，第一间隔层80及第四间隔层98可由相较于牺牲衬层81、第二间隔层86、及第三间隔层90的材料具有低蚀刻速率的材料所形成，从而允许将牺牲衬层81、第二间隔层86、及第三间隔层90移除，而仅少量或不蚀刻第一间隔层80及第四间隔层98。
99.举例而言，在第一间隔层80包括氮化硅(silicon nitride,sin)、氮碳化硅(silicon carbonitride,sicn)、氮碳氧化硅(silicon oxycarbonitride,siocn)的实施例中；牺牲衬层81包括二氧化硅(silicon dioxide,sio2)；第二间隔层86包括氮化硅(silicon nitride,sin)、二氧化硅(silicon dioxide,sio2)、氮氧化硅(silicon oxynitride,sion)、氮碳化硅(silicon carbonitride,sicn)、或氮碳氧化硅(silicon oxycarbonitride,siocn)；第三间隔层90包括氮化硅(silicon nitride,sin)、氮碳化硅(silicon carbonitride,sicn)、或氮碳氧化硅(silicon oxycarbonitride,siocn)；第四间隔层98可包括氮化硅(silicon nitride,sin)、氮碳化硅(silicon carbonitride,sicn)、氮碳氧化硅(silicon oxycarbonitride,siocn)。可通过cvd、pvd、pecvd、ald等、或
任何合适的制程来形成第四间隔层98。第四间隔层98可具有介于约1nm至约10nm之间的厚度。
100.在图16a至图16d中，将第一层间介电质(interlayer dielectric,ild)100沉积于虚设栅极堆叠72、sti区56、及源极/漏极区96上方。第一ild 100可由介电材料所形成，并且可通过任何合适的方法沉积，例如cvd、等离子体增强cvd(plasma
‑
enhanced cvd,pecvd)、或fcvd。介电材料可包括磷硅酸盐玻璃(phosphoric silicate glass,psg)、硼硅酸盐玻璃(borosilicate glass,bsg)、硼磷硅酸盐玻璃(borophosphosilicate glass,bpsg)、未掺杂的硅酸盐玻璃(undoped silicate glass,usg)等。可通过使用任何可接受的方法形成其他绝缘材料。
101.再者，可进行例如cmp的平坦化制程，以使第一ild 100的顶表面与虚设栅极堆叠72的顶表面齐平。平坦化制程可移除虚设栅极68上的遮罩70、沿着遮罩70的第一间隔层80、牺牲衬层81、第二间隔层86、及第四间隔层98的部分(以及第三间隔层90，如果部分保留在虚设栅极堆叠72的上方以及周围)。在平坦化制程之后，虚设栅极68、第一间隔层80、牺牲衬层81、第二间隔层86、及第四间隔层98的顶表面为齐平的。因此，穿过第一ild 100露出虚设栅极68的顶表面。在一些未具体绘示出的实施例中，可保留遮罩70，在这种情况下，平坦化制程使第一ild 100的顶表面与遮罩70齐平。
102.在图17a至图17d中，在(多个)蚀刻步骤中移除了虚设栅极68及遮罩70(如果有遮罩的话)，从而形成了凹陷102。如图17a至图17d所示，也可移除位于凹陷102中的虚设介电质66的部分。在一些实施例中，仅将虚设栅极68移除，并且保留虚设介电质66并且由凹陷102露出虚设介电质66。在一些实施例中，将虚设介电质66从晶粒的第一区(例如，核心逻辑(core logic)区)中的凹陷102移除，并保留在晶粒的第二区(例如，输入/输出区)中的凹陷102中。在一些实施例中，通过非等向性干式蚀刻制程移除虚设栅极68。举例而言，蚀刻制程可包括使用(多种)反应气体的干式蚀刻制程，反应气体选择性地蚀刻虚设栅极68，而仅少量或不蚀刻第一ild 100或第一间隔层80、牺牲衬层81、第二间隔层86、及第四间隔层98。每个凹陷102露出及/或覆盖相应的鳍片52的通道区。将每个通道区设置于相邻的外延源极/漏极区96对(pairs)之间。在移除期间，当蚀刻虚设栅极68时，可将虚设介电质66用作蚀刻停止层。然后，在移除虚设栅极68之后，通过适当的蚀刻制程可以可选地移除虚设介电质66。
103.在图18a至图18d中，形成栅极介电层106及栅极电极108以用于替换栅极(replacement gates)112。栅极介电层106可包括一层或多层沉积于凹陷102中的层，例如沉积于鳍片52的顶表面及侧壁上及第一间隔层80的侧壁上。栅极介电层106也可形成在第一ild 100的顶表面上。在一些实施例中，栅极介电层106包括一或多个介电层，例如一层或多层氧化硅、氮化硅、金属氧化物、金属硅酸盐等。举例而言，在一些实施例中，栅极介电层106包括通过热氧化或化学氧化所形成的氧化硅的界面层104(分开绘示)及上方的高k介电材料，上述高k介电材料例如下列材料；金属氧化物或铪、铝、锆、镧、锰、钡、钛、铅的硅酸盐、及其组合。栅极介电层106可包括具有大于约7.0的k值的介电层。栅极介电层106的形成方法可包括分子束沉积(molecular
‑
beam deposition,mbd)、ald、pecvd等。在虚设介电质66的一部分保留于凹陷102中的实施例中，栅极介电层106(例如界面氧化物层104)包括虚设介电质66的材料(例如，sio2)。
104.栅极电极108分别沉积于栅极介电层106上方，并填充凹陷102的其余部分。栅极电极108可包括含金属的材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合或复数层。举例而言，尽管绘示出单层栅极电极108，但是栅极电极108可包括任意数量的衬层、任意数量的功函数调整层、及填充材料(均未具体绘示)。在填充凹陷102之后，可进行例如cmp的平坦化制程以移除栅极介电层106的多余部分及栅极电极108的材料，这些多余部分位于第一ild 100的顶表面上方。栅极电极108及栅极介电层106的材料的剩余部分因此形成所得的finfet的替换栅极112。栅极电极108及栅极介电层106可统称为“栅极堆叠”。栅极堆叠可进一步沿着鳍片52的通道区的侧壁延伸。
105.可同时形成位于n型区50n及p型区50p中的栅极介电层106，使得各区中的栅极介电层106是由相同的材料所形成，并且可同时形成栅极电极108，使得各区中的栅极电极108是由相同的材料所形成。在一些实施例中，可通过不同的制程来形成各区中的栅极介电层106，使得栅极介电层106可为不同的材料/厚度，及/或可通过不同的制程来形成各区中的栅极电极108，使得栅极电极108可为不同的材料/厚度。使用不同的制程时，可使用各种遮蔽步骤来遮蔽及露出适当的区域。
106.在图19a至图19d中，可切割栅极电极108以形成用于不同鳍片52或鳍片群组52的不同栅极电极108。举例而言，可将栅极电极108的部分遮蔽，并且可蚀刻露出区，例如非等向性蚀刻。然后可在切割区中形成第一再填充层116。第一再填充层116可包括一层或多层介电材料，包括氮化硅(silicon nitride,sin)等、或其任意组合。在第一再填充层116的沉积期间，上部区可能如图所示被夹止(pinch off)并形成接缝(seam)117。
107.在图20a至图20d中，将第一ild层100凹蚀，并在第一ild层100及栅极电极108上方形成盖层118。盖层118在随后的蚀刻步骤中用于保护第一ild层100。举例而言，如后文更详细地讨论，盖层118在蚀刻牺牲衬层81、第二间隔层86、及第三间隔层90的同时保护第一ild层100。如此，需要选择盖层118的材料，上述材料相较于牺牲衬层81、第二间隔层86、及第三间隔层90的蚀刻速率具有低蚀刻速率，从而允许移除牺牲衬层81、第二间隔层86、及第三间隔层90，而仅少量或不蚀刻盖层118。举例而言，在第一间隔层80包括氮化硅(silicon nitride,sin)、氮碳化硅(silicon carbonitride,sicn)、或氮碳氧化硅(silicon oxycarbonitride,siocn)的实施例中；牺牲衬层81包括二氧化硅(silicon dioxide,sio2)；第二间隔层86包括氮化硅(silicon nitride,sin)、二氧化硅(silicon dioxide,sio2)、氮氧化硅(silicon oxynitride,sion)、氮碳化硅(silicon carbonitride,sicn)、或氮碳氧化硅(silicon oxycarbonitride,siocn)；第三间隔层90包括氮化硅(silicon nitride,sin)、氮碳化硅(silicon carbonitride,sicn)、或氮碳氧化硅(silicon oxycarbonitride,siocn)；第四间隔层98包括氮化硅(silicon nitride,sin)、氮碳化硅(silicon carbonitride,sicn)、或氮碳氧化硅(silicon oxycarbonitride,siocn)；盖层118可包括碳氧化硅(silicon oxycarbide,sioc)、氮碳化硅(silicon carbonitride,sicn)、或氮化硅(silicon nitride,sin)。可通过cvd、pvd、ald、pecvd等、或任何合适的制程来形成盖层118。进行平坦化制程(例如，cmp)以移除盖层118位于栅极电极108上方的部分。
108.在图21a至图21e中，通过蚀刻第二间隔层86及牺牲衬层81来形成空气间隔物(或气隙)120。此外，也可蚀刻第三间隔层90的部分或整体。附图绘示出对牺牲衬层81、第二间
隔层86、及第三间隔层90的整体的完全蚀刻。然而，如后文更详细地描述的，是根据一些实施例，可在达到完全完成之前停止蚀刻(未具体绘示)。作为提醒，图21c绘示出图1中的c
‑
c剖面，并且也标记于图21a中。此外，图21d绘示出图1中的d
‑
d剖面，并且也标记于图21b中。再者，图21e绘示出e
‑
e剖面，其未标记于图1中但标记于图21b中。简要地参照图21e，尽管将外延源极/漏极区96绘示为具有实质上平坦并且平行于sti区56及/或第一间隔层80的上表面的下缘(lower edge)，但是外延源极/漏极区96的下缘可替代地具有凸状的u形(convex u
‑
shape)，以使中心部比外部更靠近下方的sti区56。
109.形成空气间隔物120的蚀刻可为等向性蚀刻，并且可包括任何合适的湿式或干式蚀刻剂。举例而言，在第一间隔层80包括氮化硅(silicon nitride,sin)、氮碳化硅(silicon carbonitride,sicn)、或氮碳氧化硅(silicon oxycarbonitride,siocn)的实施例中；牺牲衬层81包括二氧化硅(silicon dioxide,sio2)；第二间隔层86包括氮化硅(silicon nitride,sin)、二氧化硅(silicon dioxide,sio2)、氮氧化硅(silicon oxynitride,sion)、氮碳化硅(silicon carbonitride,sicn)、或氮碳氧化硅(silicon oxycarbonitride,siocn)；第三间隔层90包括氮化硅(silicon nitride,sin)、氮碳化硅(silicon carbonitride,sicn)、或氮碳氧化硅(silicon oxycarbonitride,siocn)；第四间隔层98包括氮化硅(silicon nitride,sin)、氮碳化硅(silicon carbonitride,sicn)、或氮碳氧化硅(silicon oxycarbonitride,siocn)；及盖层118包括碳氧化硅(silicon oxycarbide,sioc)、氮碳化硅(silicon carbonitride,sicn)、或氮化硅(silicon nitride,sin)。使用hf、h2o
(g)
的干式蚀刻制程可用于选择性地蚀刻牺牲衬层81、第二间隔层86、及第三间隔层90，而仅少量蚀刻或不蚀刻第一间隔层80、第四间隔层98、及盖层118。因此，在湿式蚀刻之后保留了第一间隔层80及第四间隔层98。尽管未具体绘示，但是可在这样的湿式蚀刻制程期间蚀刻一或多个栅极介电层106部分(例如，例如氧化铪的氧化物)。
110.如图所示，空气间隔物120可沿着邻近于替换栅极112并且位于源极/漏极区96下方及之间的第一间隔层80延伸。如图21c至图21e所示，空气间隔物120的一部分在每个剖面中(从第一间隔层80的上表面量测)的各种深度d1、d2、及d3处可具有(在横向方向上量测的)厚度t1、t2、及t3。举例而言，深度d1可介于约15nm至约50nm之间，深度d2可介于约20nm至约60nm之间，且深度d3可介于约60nm至约120nm之间。此外，厚度t1可介于约1nm至约4nm之间，厚度t2可介于约2nm至约8nm之间，并且厚度t3可介于约15nm至约30nm之间。如图21b所示，空气间隔物可具有(从外延源极/漏极区96的外部的下方到第一间隔层80量测的)深度d4，深度d4介于约10nm至约40nm之间。如图21e所示，并且如前文所述，外延源极/漏极区96的下缘可为实质上平坦的或具有凸状的u形，使得空气间隔物120也可具有(从外延源极/漏极区96的中心部的下方到第一间隔层80量测的)深度d5，深度d5介于约5nm至约40nm之间。
111.在一些实施例中，同时蚀刻位于n型区50n及位于p型区50p中的finfet装置。相较于仅有蚀刻第二间隔层86，第二间隔层86及牺牲衬层81的组合为蚀刻提供了更大的总厚度及组成。更大的总厚度及组成有利于以多种方式形成空气间隔物120的制程。第二间隔层86可形成为较小的厚度，这减小了第二间隔层86在随后的制程步骤期间可能对相邻或附近的层产生的影响。举例而言，更大的总厚度及组成为蚀刻剂提供更多的空间以沿着第一间隔层80及替换栅极112刻达第二间隔物86及牺牲衬层81的下部，因而增加了两区(例如，n型区50n及p型区50p)的蚀刻速率及良率。举例而言，相较于仅有第二间隔层86的蚀刻速率，第二
layer,cesl)(未具体绘示)设置于第二ild 130及替换栅极112以及第一ild100之间。cesl可包括例如下列的介电材料：氮化硅、氧化硅、氮氧化硅等，上述介电材料具有相较于上方第二ild之材料较低的蚀刻速率。
117.在图24a至图24e中，是根据一些实施例，穿过第二ild 130形成栅极接触件134，并且穿过第二ild 130及第一ild 100形成源极/漏极触件136。如前文所述，附图绘示出牺牲衬层81、第二间隔层86、及第三间隔层90的整体的完整蚀刻。然而，根据一些实施例，可在达到完全完成之前停止蚀刻(未具体绘示)。图24c绘示出图1的c
‑
c剖面，并且也标记于图24a中。此外，图24d绘示出图1的d
‑
d剖面，并且也标记于图24b中。再者，图24e绘示出e
‑
e剖面，未标记于图1中，但标记于图24b中。
118.分别穿过第一ild 100及第二ild 130以及第四间隔层98形成源极/漏极接触件136的开口。穿过第二ild 130形成栅极接触件134的开口。使用可接受的光学微影及蚀刻技术来形成开口。在开口中形成例如扩散阻挡层、粘着层等的衬层(未绘示)以及导电材料。衬层可包括钛、氮化钛、钽、氮化钽等。导电材料可为铜、铜合金、银、金、钨、钴、铝、镍等。可进行例如cmp的平坦化制程以从第二ild 130的表面移除多余的材料。剩余的衬层及导电材料在开口中形成源极/漏极接触件136及栅极接触件134。可进行退火制程以在外延源极/漏极区96及源极/漏极接触件136之间的界面处形成硅化物。源极/漏极接触件136物理及电性耦合至外延源极/漏极区96，并且栅极接触件134物理及电性耦合至栅极电极108。源极/漏极接触件136及栅极接触件134可在不同的制程中形成，或者可在相同的制程中形成。尽管绘示为以相同的剖面形成，但是应理解的是，源极/漏极接触件136及栅极接触件134可各自形成为不同的剖面，这可避免接触件的短路。
119.如图所示，由于第二再填充层124填充了空气间隔物120的上部，因此空气间隔物120可沿着邻近于替换栅极112以及位于外延源极/漏极区96下方及之间的第一间隔层80以一些不同的尺寸延伸。如图24c至图24e所示，可从第二再填充层124的底表面测量在各种深度d1'、d2'、及d3'的空气间隔物120的部分，而在深度d4及d5处的空气间隔物120可不受第二再填充层124的影响。此外，厚度t1、t2、及t3可不受第二再填充层124的影响。举例而言，深度d1'可介于约5nm至约30nm之间，深度d2'可介于约10nm至约40nm之间，并且深度d3'可介于约40nm至约80nm之间。
120.所公开的finfet实施例也可应用于纳米结构装置，例如纳米结构(例如，纳米片，纳米线，全绕式栅极等)场效晶体管(nanostructure field effect transistors,nsfet)。在nsfet的实施例中，由通过将通道层及牺牲层的交替叠层图案化而形成的纳米结构来代替鳍片。利用类似于上述实施例的方式来形成虚设栅极堆叠及源极/漏极区。在移除虚设栅极堆叠之后，可在通道区中部分或全部移除牺牲层。以类似于上述实施例的方式形成替换栅极结构，替换栅极结构可部分或完全填充通过移除牺牲层而留下的开口，并且替换栅极结构可部分或完全围绕nsfet装置的通道区中的通道层。可以与上述实施例类似的方式来形成ild以及至替换栅极结构及源极/漏极区的接触件。可如美国专利申请公开号2016/0365414中所公开的来形成纳米结构装置，且其整体内容通过引用方式并入本公开。
121.在一实施例中，一种半导体装置的形成方法，包括：形成虚设栅极堆叠于基板上方；形成第一间隔层于虚设栅极堆叠上方；氧化第一间隔层的表面，以形成牺牲衬层；形成一或多个第二间隔层于牺牲衬层上方；形成第三间隔层于一或多个第二间隔层上方；形成
层间介电(inter
‑
layer dielectric,ild)层于第三间隔层上方；蚀刻一或多个第二间隔层的至少一部分以形成气隙，气隙插在第三间隔层及第一间隔层之间；及形成再填充层以填充气隙的上部。在一实施例中，蚀刻包括蚀刻牺牲衬层的至少一部分。在一实施例中，一或多个第二间隔层及牺牲衬层分别包括氧化物。在一实施例中，蚀刻一或多个第二间隔层包括蚀刻一或多个第二间隔层的整体。在一实施例中，半导体装置的形成方法在形成一或多个第二间隔层之后，外延成长源极/漏极区于邻近于虚设栅极堆叠的基板中，其中形成第三间隔层包括形成第三间隔层于源极/漏极区上方。在一实施例中，气隙沿着源极/漏极区的下表面延伸。在一实施例中，气隙沿着源极/漏极区的两侧侧壁延伸。在一实施例中，半导体装置的形成方法还包括在蚀刻步骤之前，形成盖层于ild层上方；及在蚀刻步骤之后，进行平坦化以移除盖层。
122.在另一实施例中，一种半导体结构，包括；第一鳍片，突出于隔离区之上；栅极结构，设置于第一鳍片上方；源极/漏极区，位于第一鳍片上方且邻近于栅极结构；层间介电质(interlayer dielectric,ild)，设置于源极/漏极区上方；第一间隔物，沿着栅极结构的侧壁延伸，第一间隔物插在ild及栅极结构之间；及气隙，设置于第一间隔物上方，气隙横向地插在ild及第一间隔物之间，气隙垂直地插在源极/漏极区及隔离区之间。在一施例中，第一间隔物接触第一鳍片的上表面、隔离区的上表面、及栅极结构的侧壁。在一实施例中，半导体结构还包括第二间隔物，第二间隔物接触隔离区的上表面及ild的底表面。在一实施例中，气隙接触源极/漏极区的下表面及第二间隔物的下表面，其中第二间隔物接触源极/漏极区的上表面。在一实施例中，半导体结构还包括绝缘材料，直接插在第一间隔物及第二间隔物之间，其中气隙是由第一间隔物、第二间隔物、源极/漏极区、及绝缘材料所界定。在一实施例中，气隙的一部分直接插在第一间隔物及源极/漏极区之间。
123.在又一实施例中，半导体结构，包括：浅沟槽隔离(shallow trench isolation,sti)区，插在第一鳍片及第二鳍片之间；第一栅极结构，设置于sti区、第一鳍片、及第二鳍片上方；第二栅极结构，设置于sti区、第一鳍片、及第二鳍片上方；源极/漏极区，设置于第一鳍片及第二鳍片上方，源极/漏极区插在第一栅极结构及第二栅极结构之间；第一间隔物，沿着第一栅极结构的侧壁、第二栅极结构的侧壁、以及sti区的上表面；第二间隔物，沿着源极/漏极区的上表面；及气隙，插在第一间隔物及第二间隔物之间，气隙露出第二间隔物的下表面及源极/漏极区的下表面。在一实施例中，气隙延伸于源极/漏极区及第一栅极结构之间。在一实施例中，气隙延伸于源极/漏极区及第二栅极结构之间。在一实施例中，第一间隔物将气隙及sti隔开。在一实施例中，气隙在第一间隔物及第二间隔物之间具有第一宽度，其中气隙在第一间隔物及源极/漏极区之间具有第二宽度，其中第一宽度小于第二宽度。在一实施例中，半导体结构还包括再填充材料，位于气隙上方并且插在第一间隔物及第二间隔物之间，再填充材料的上表面与第一间隔物的上表面齐平。
124.以上概述数个实施例的部件，以便在本发明所属技术领域中具有通常知识者可更加理解本发明实施例的观点。在本发明所属技术领域中具有通常知识者应理解，他们能轻易地以本发明实施例为基础，设计或修改其他制程及结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应理解，此类等效的结构并无悖离本发明的精神与范围，且他们能在不悖离本发明的精神及范围下，做各式各样的改变、取代及替代。