一种集成电路芯片测试系统及测试方法与流程

本发明涉及集成电路芯片测试，具体为一种集成电路芯片测试系统及测试方法。

背景技术：

1、随着集成电路工艺节点的持续演进，汽车电子、工业控制、航空航天等领域对芯片全生命周期运行可靠性的要求不断提升，芯片在长期服役过程中，受负偏置温度不稳定性、热载流子注入等退化效应的影响，内部晶体管阈值电压发生漂移，导致逻辑路径传播时延增加，严重时会引发时序违例，造成芯片功能失效。逻辑内建自测试作为芯片在线可靠性保障的核心技术，无需依赖外部测试设备即可在芯片运行过程中自主完成逻辑故障检测，已成为高可靠芯片的标配设计模块，在路径老化差异化特征日益显著的先进工艺下，测试方案的自适应调配能力成为决定芯片可靠性保障效能的关键因素。

2、现有逻辑内建自测试方案普遍采用固定测试向量集与固定测试周期的架构，对芯片内部所有逻辑路径执行统一标准的测试流程，部分优化方案引入老化感知机制以提升测试适配性，例如公开号为cn121412172a的一种测量老化补偿电压的处理器和方法，通过内置自测试电路采集芯片整体运行参数，计算得到老化补偿电压并调整供电参数，从全局层面缓解老化对芯片性能的影响，上述方案能够在芯片整体维度实现老化状态感知与性能补偿，但其老化监测粒度与测试调整粒度均停留在模块级或芯片级，无法区分不同关键路径的差异化老化速率与退化程度，进而无法针对单条关键路径的实际老化程度匹配对应测试资源，使得老化速率较快的高危路径无法获得充足的测试覆盖，延迟故障漏检风险较高，同时老化程度较轻的路径持续承受冗余测试，产生不必要的功耗开销与时间开销，难以在测试可靠性保障效果与测试资源消耗之间实现精准平衡。

技术实现思路

1、本发明的目的就是为了弥补现有技术的不足，提供了一种集成电路芯片测试系统及测试方法，以解决现有逻辑内建自测试方案无法针对单条关键路径的差异化老化程度精准调配测试资源，导致老化高危路径延迟故障漏检风险高、测试资源冗余浪费的问题。

2、本发明为解决上述技术问题，提供如下技术方案：一方面，一种集成电路芯片测试系统，包括逻辑内建自测试控制器、扫描链电路、时钟管理模块、扫描链复用时延采样单元、路径老化分级单元、测试向量子集映射存储单元以及动态调度控制器，所述逻辑内建自测试控制器与扫描链电路电连接，所述时钟管理模块向扫描链电路提供工作时钟信号，所述扫描链复用时延采样单元分别与扫描链电路及时钟管理模块电连接，用于通过扫描链电路采集芯片内部各关键路径的实际传播时延，所述路径老化分级单元与扫描链复用时延采样单元电连接，用于根据采集得到的时延数据完成路径老化等级划分与老化趋势计算，所述测试向量子集映射存储单元与动态调度控制器电连接，用于存储关键路径与测试向量子集的对应映射关系，所述动态调度控制器与逻辑内建自测试控制器电连接，用于根据路径老化等级调度对应测试向量子集的执行频次与执行周期。

3、更进一步地，所述扫描链复用时延采样单元包括相位调节子模块与跳变捕获子模块，所述相位调节子模块连接时钟管理模块，用于调整捕获端扫描触发器的时钟相位。所述跳变捕获子模块连接扫描链电路的输出端扫描触发器，用于检测路径输出的跳变信号并记录对应时钟相位，所述扫描链复用时延采样单元通过下述公式计算目标关键路径的实际传播时延：，式中，表示目标关键路径的实际传播时延，表示发射端扫描触发器的测试跳变信号发射时钟相位值，表示捕获端扫描触发器成功采集到跳变信号时，相对于发射时钟的相位偏移量。

4、更进一步地，所述路径老化分级单元包括基准寄存器、漂移计算子模块与等级映射子模块，所述基准寄存器用于存储芯片出厂阶段标定的各关键路径初始基准时延，所述漂移计算子模块分别连接基准寄存器与扫描链复用时延采样单元，用于计算每条关键路径的时延漂移率，所述等级映射子模块连接漂移计算子模块，用于根据时延漂移率匹配对应老化等级，所述时延漂移率通过下述公式进行计算：，式中，表示目标关键路径的时延漂移率，表示当前采集得到的目标关键路径实际传播时延，表示存储于基准寄存器内的目标关键路径初始基准时延。

5、更进一步地，所述测试向量子集映射存储单元采用片内只读存储结构，存储内容包括路径编号、向量子集编号、单子集向量总数三组对应数据。所述测试向量子集映射存储单元内的映射关系在芯片设计阶段通过故障仿真生成，流片完成后固化存储，每个向量子集对应覆盖至少一条关键路径的延迟故障检测，不同向量子集覆盖的关键路径范围互不重叠，动态调度控制器读取映射存储单元内的对应关系，调取对应测试向量子集送入逻辑内建自测试控制器执行。

6、更进一步地，所述动态调度控制器包括等级匹配子模块与碎片化执行子模块，所述等级匹配子模块连接路径老化分级单元，用于根据每条关键路径的老化等级匹配对应测试向量子集的执行周期与重复执行次数，所述碎片化执行子模块连接芯片系统总线，用于识别芯片运行空闲时隙，将测试向量子集拆分为多个短片段插入空闲时隙执行，动态调度控制器根据老化等级的更新结果，实时调整下一轮测试的调度参数，完成闭环自适应调度。

7、另一方面，一种集成电路芯片测试方法，适用于一种集成电路芯片测试系统，包括基准时延标定步骤与全局测试执行步骤、路径时延采样步骤、老化分级计算步骤、动态调度生成步骤，所述路径时延采样步骤通过复用芯片现有扫描链电路，采集芯片内部各关键路径的实际传播时延，所述老化分级计算步骤根据采集得到的时延数据，计算每条关键路径的时延漂移率并匹配对应老化等级，所述动态调度生成步骤根据路径老化等级，生成对应测试向量子集的执行频次与执行周期方案，驱动逻辑内建自测试控制器执行对应测试。

8、更进一步地，所述老化分级计算步骤还包括老化趋势预测子步骤，所述老化趋势预测子步骤采用滑动窗口机制存储连续多组时延采样数据，通过最小二乘法拟合得到目标关键路径的老化速率，根据老化速率推算路径达到预设老化等级阈值的剩余时间，根据推算结果调整对应路径的老化等级，所述老化速率通过下述公式进行计算：，式中，表示目标关键路径的老化速率，表示滑动窗口内包含的时延采样总次数，表示滑动窗口内的采样序号，表示第i次采样得到的目标关键路径时延漂移率。

9、更进一步地，所述基准时延标定步骤在芯片出厂测试阶段执行，标定过程中，芯片运行于标准测试环境，依次对所有关键路径执行时延采集，将采集得到的各路径时延数据写入基准存储单元作为初始基准值，每次执行完整全局测试后，自动对基准值进行校验更新，消除环境温度与供电电压波动带来的系统性测量偏差，保证时延漂移计算的基准一致性。

10、更进一步地，所述路径时延采样步骤在芯片正常运行的空闲时隙内执行，采样过程按路径逐个进行，每次单路径采样仅占用数个时钟周期，采样操作不打断芯片正常功能的执行，采样过程由动态调度控制器统一管控，根据系统空闲状态动态调整采样进度，优先完成高老化等级路径的时延采集，保证采样操作的时间开销可控。

11、更进一步地，所述动态调度生成步骤生成的测试方案采用碎片化执行模式，完整的测试向量子集被拆分为多个长度固定的测试片段，每个测试片段在单个空闲时隙内完成执行，不同老化等级的路径对应不同的测试片段插入密度，老化等级越高的路径，对应测试片段的插入间隔越短，所有测试片段的执行结果统一送入特征比对模块进行校验，出现异常结果时触发系统告警。

12、与现有技术相比，该一种集成电路芯片测试系统及测试方法具备如下有益效果：

13、一、本发明通过设置路径级粒度的时延采样与老化分级架构，结合关键路径与测试向量子集的映射存储机制及动态调度控制器，能够针对单条关键路径的实际老化程度匹配对应测试资源投入，对老化程度较深的高危路径提升测试执行频次，对老化程度较轻的路径缩减冗余测试执行量，从而有效提升老化高危路径的延迟故障检测覆盖率、降低漏检风险，同时控制整体测试运行的时间开销与功耗开销，在测试可靠性保障效果与测试资源消耗之间实现更精准的平衡。

14、二、本发明通过复用芯片现有扫描链电路完成路径时延采样，配合空闲时隙碎片化测试执行模式与老化趋势预测机制，能够避免在功能逻辑路径中插入专用监测器件，降低硬件设计改动成本与额外路径时延开销，同时适配芯片在线运行场景，测试执行不干扰主功能正常运转，还可提前预判路径退化发展趋势，前置调整测试策略，进一步强化芯片全生命周期运行的可靠性保障能力。

15、本发明的其他优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。