一种基于多层SOI衬底的铁电晶体管及其制备方法

本发明涉及半导体存储器件，尤其是涉及一种基于多层soi衬底的铁电晶体管、铁电nand阵列及其制备方法。

背景技术：

1、随着人工智能与大模型技术的迅猛发展，全球数据生成量正以前所未有的速度增长。近年来，hfo2基铁电晶体管因其读写速度快、功耗低、与cmos工艺兼容等优势，被视为下一代高密度非易失性存储器的强有力竞争者。并且由于与传统闪存结构相似，便于采用多种成熟的制造工艺，形成“fenand”技术路线，工业界已积极布局该方案。通常认为，相较于持续推进平面阵列微缩，转向三维集成方案具有更显著的技术优势与发展前景。然而，基于体硅平面结构的hfo2基铁电晶体管缺乏实现垂直堆叠的有效途径，单纯的平面集成难以实现存储密度的跨越式提升。此外，器件沟道长度不断缩短，栅极对沟道的控制能力变弱，面临短沟道效应和漏电增加等问题，无法满足低功耗需求。

2、现有3d nand方案通过高深宽比垂直沟道孔的gaa架构进行垂直堆叠以提升存储容量，但工艺复杂度和成本高，且不适合低功耗存储的应用。因此，亟需一种新型架构和操作方案，通过铁电晶体管垂直堆叠和界面工程，实现高密度、低功耗的hfo2基铁电nand阵列。

3、鉴于此，特提出本发明。

技术实现思路

1、本发明的目的在于克服传统铁电晶体管阵列存储密度有限和漏电显著的问题，提供高密度、低功耗的铁电晶体管nand阵列。

2、第一方面，本发明提供一种基于多层soi衬底的铁电晶体管，其包括：

3、基底，所述基底为多层soi衬底的最底层埋氧层；

4、位于所述基底上的fin结构，所述fin结构由所述多层soi衬底形成，包括垂直交替堆叠的多个硅层和多个埋氧层，所述fin结构的两端设置有台阶以暴露所述fin结构中每层硅层的两端作为相应硅层的源端和漏端；和

5、沿所述fin结构的长度方向间隔排列的多个栅极结构；

6、其中，所述多层soi衬底包括垂直交替堆叠的多个硅层和多个埋氧层；

7、所述栅极结构包括垂直堆叠的铁电层和金属栅极，所述铁电层设置于所述fin结构的两侧以及所述fin结构远离所述基底的顶部；

8、所述金属栅极设置于所述铁电层远离所述fin结构的一侧，覆盖所述铁电层；

9、所述硅层中除所述栅极结构的垂直投影区域外均进行掺杂激活。

10、在一些实施方案中，所述埋氧层的材料为二氧化硅。

11、在一些实施方案中，所述硅层为单晶硅层。

12、在一些实施方案中，所述铁电层的材料选自氧化铪锆、硅掺杂氧化铪、铝掺杂氧化铪、钇掺杂氧化铪、钆掺杂氧化铪、镧掺杂氧化铪、锶掺杂氧化铪和锆掺杂氧化铪中的至少一种。优选地，所述铁电层的材料为氧化铪锆。

13、在一些实施方案中，所述金属栅极的材料选自氮化钛、氮化钽、导电氧化物和导电金属中的至少一种。优选地，所述金属栅极的材料为氮化钛。

14、在一些实施方案中，所述硅层的厚度为8-12 nm，优选为10 nm。在一些实施方案中，所述fin结构的宽度为25-35 nm，优选为30 nm。

15、在一些实施方案中，所述fin结构与所述铁电层之间还堆叠有沟道界面层。在一些实施方案中，所述铁电层与所述金属栅极之间还堆叠有栅极界面层。在一些实施方案中，所述铁电层中还设置有中间隧穿介电层。

16、在一些实施方案中，所述沟道界面层为sio2层或al2o3层。

17、在一些实施方案中，所述栅极界面层选自sio2层、hfo2绝缘层、sio2/si3n4/sio2堆叠层和sio2/hfo2/sio2堆叠层中的一种或多种。

18、在一些实施方案中，所述中间隧穿介电层为al2o3层。

19、在一些实施方案中，所述铁电层的厚度为8-12 nm，优选为10 nm。在一些实施方案中，所述金属栅极的厚度为15-25 nm，优选为20 nm。

20、第二方面，本发明提供一种基于多层soi衬底的铁电nand阵列，其包括多个前述铁电晶体管，平行排列的多个所述fin结构中对应的金属栅极依次连接作为字线，所述fin结构中每个硅层两端台阶处的源端和漏端作为位线的引出。

21、第三方面，本发明提供一种存储器，其包括用于存储数据的存储阵列，所述存储阵列包括多个前述铁电晶体管或者前述铁电nand阵列。

22、第四方面，本发明提供前述铁电晶体管或者前述铁电nand阵列的制备方法，其包括如下步骤：

23、在多层soi衬底的最顶层硅层上沉积氧化物薄膜；

24、将所述多层soi衬底的边缘区域逐级刻蚀形成台阶，以暴露每层硅层的边缘；

25、刻蚀穿透所述多层soi衬底形成fin结构，保留底层埋氧层作为基底；

26、在所述fin结构表面依次沉积临时栅介质和虚拟栅极，在所述虚拟栅极沿所述fin结构的长度方向的两侧形成绝缘侧壁；

27、以所述虚拟栅极和所述侧壁为掩膜，对所述多层soi衬底中的硅层进行离子注入后退火，实现掺杂激活；

28、用氧化物填充刻蚀形成的沟槽、间隙和台阶，并进行抛光直至暴露出所述虚拟栅极的顶部；

29、刻蚀去除所述临时栅介质和所述虚拟栅极后，沉积铁电层，在所述铁电层上制备金属栅极，随后进行退火处理；

30、在所填充的氧化物和所述金属栅极表面沉积覆盖绝缘层，在所填充的氧化物中刻蚀出连接各层台阶的接触孔，形成连接源漏极的垂直导电通道。

31、在一些实施方案中，所述临时栅介质的材料为sio2。在一些实施方案中，所述虚拟栅极的材料为多晶硅。

32、在一些实施方案中，在沉积所述铁电层之前包括沉积沟道界面层的步骤；和/或

33、在制备所述金属栅极前包括沉积栅极界面层的步骤；和/或

34、在沉积所述铁电层的步骤中包括在所述铁电层中沉积中间隧穿介电层。

35、第五方面，本发明提供前述铁电nand阵列或者前述存储器的读写方法，其包括：

36、编程操作时，对目标单元字线施加正向编程脉冲vwrite，选中层的源端和漏端线接gnd，实现铁电层极化翻转，极化翻转指向沟道，为低vth状态；字线共享单元的源端和漏端施加电压1/2vwrite，以防止被错误编程；位线共享单元字线施加0偏压，栅-沟道电压差为0，无铁电极化翻转；

37、擦除操作时，对目标单元字线施加负向擦除脉冲-vwrite，选中层的源端和漏端线接gnd，实现铁电层极化翻转，极化翻转指向栅极，为高vth状态；字线共享单元的源端和漏端施加电压-1/2vwrite，以防止被错误擦除；位线共享单元字线施加0偏压，栅-沟道电压差为0，无铁电极化翻转；

38、读取操作时，选定与未选定单元字线电压分别提升至vread与vpass，所述vpass高于最大阈值电压，以确保所有位线共享单元保持开启；对目标单元字线施加读取电压vread，漏端接正向电压vds使沟道导通；字线共享单元漏端未选中，不产生读取电流。

39、相比现有技术，本发明至少具有以下有益效果：

40、本发明通过以下方法有效提升了存储器件的存储密度并降低了漏电功耗：

41、采用基于finfet的三维结构，强化栅极对沟道区域的控制，从而有效抑制短沟道效应和漏电流问题。该设计使器件即使在纳米尺度的沟道长度下，仍能维持优异的开关性能，并显著提升单一平面内的存储密度。经报道证实，宽度为15nm的finfet鳍片有源区高度可达到625nm。随着超高深宽比finfet技术的突破，本方案理论上可实现20层以上的垂直堆叠架构，从而实现存储密度的数量级提升。

42、采用多层soi衬底，为垂直堆叠提供了结构基础。通过将单晶硅薄膜厚度控制在10nm、宽度控制在30 nm，使其工作在全耗尽状态，实现极低的关态漏电流和极小的静态功耗。工作电压大幅降低，非常适用于物联网、移动设备等低功耗应用场景。

43、通过上述方法，本发明从三维尺度提升了存储密度与栅极控制能力，有效克服了传统铁电晶体管阵列存储密度有限和漏电显著的问题，实现了高密度、低功耗的铁电晶体管nand阵列。