衬底布线芯片叠层结构和芯片叠层方法与流程

本发明涉及半导体封装，尤其是涉及一种衬底布线芯片叠层结构和芯片叠层方法。

背景技术：

1、芯片叠层技术是后摩尔时代提升芯片性能、密度与能效的核心技术，该技术的核心优势在于，具有扩展垂直空间、大幅缩短互连、突破内存墙、异构集成和降本增效等特点。但是，叠层技术中，芯片的堆叠高度越高，顶层芯片打线越难以控制，容易造成打线不稳定、塌线或短路等风险，以及堆叠高度越高，打线长度越长，容易导致信号延迟、功耗增加。

技术实现思路

1、本发明的目的在于提供一种衬底布线芯片叠层结构和芯片叠层方法，可有效降低打线长度，提升打线可靠性，顶层芯片的打线也容易控制，有利于提升封装质量和封装可靠性。

2、第一方面，本发明提供一种衬底布线芯片叠层结构，包括：

3、衬底，所述衬底内设有多层布线层；

4、所述衬底的一侧设有第一焊盘和第二焊盘，另一侧设有焊球；

5、第一芯片，所述第一芯片与所述第一焊盘电连接；

6、第二芯片，所述第二芯片堆叠在所述第一芯片远离所述衬底的一侧；

7、塑封体，所述塑封体包覆所述第一芯片和所述第二芯片；所述塑封体上设有第一开孔，所述第一开孔内设有第一导电胶，所述第一导电胶与所述第二焊盘直接或间接电连接；

8、第一打线结构，所述第一打线结构的一端与所述第二芯片电连接，另一端与所述第一导电胶电连接。

9、在可选的实施方式中，所述第一开孔露出所述第二焊盘，所述第一导电胶与所述第二焊盘接触。

10、在可选的实施方式中，所述第一芯片包括多个间隔设置的第一倒装芯片和第二倒装芯片，所述第二芯片设于所述第一倒装芯片上；

11、第三芯片设于所述第二倒装芯片上，第四芯片堆叠在所述第三芯片上，所述第四芯片与所述第一导电胶连接，所述第三芯片与所述第四芯片电连接，所述第三芯片与所述第二焊盘电连接。

12、在可选的实施方式中，所述第三芯片和所述第四芯片错位堆叠；所述第三芯片和所述第四芯片之间设有第一导电层；所述第三芯片和所述第二焊盘之间设有第二打线结构，所述第二打线结构和所述第一导电层电连接，所述第一导电层和所述第一导电胶电连接。

13、在可选的实施方式中，所述第一开孔的底部低于或齐平于所述第一导电层，且所述第一开孔没有直接露出所述第二焊盘。

14、在可选的实施方式中，所述第四芯片远离所述第三芯片的一侧设有第三焊盘，所述第一开孔露出所述第三焊盘，所述第三焊盘和所述第一开孔内的第一导电胶电连接。

15、在可选的实施方式中，所述第四芯片远离所述第三芯片的一侧设有第三焊盘，所述第一开孔没有露出所述第三焊盘；

16、第三打线结构的一端与所述第三焊盘电连接，另一端和所述第一开孔内的第一导电胶电连接。

17、在可选的实施方式中，所述第一芯片包括多个间隔设置的第一倒装芯片和第二倒装芯片，所述第二芯片设于所述第一倒装芯片上；

18、第三芯片设于所述第二倒装芯片上，所述第三芯片远离所述第二倒装芯片的一侧设有第四焊盘，所述第一开孔露出所述第二焊盘和所述第四焊盘，以使所述第二焊盘和所述第四焊盘分别与所述第一导电胶电连接。

19、在可选的实施方式中，所述第一芯片包括多个间隔设置的第一倒装芯片和第二倒装芯片；所述第二焊盘位于所述第一倒装芯片和所述第二倒装芯片之间；

20、所述第一开孔露出所述第二焊盘，多个所述第二芯片堆叠在所述第一倒装芯片和/或所述第二倒装芯片上，每个所述第二芯片连接第四打线结构，所述第四打线结构远离所述第二芯片的一端与所述第一导电胶电连接。

21、在可选的实施方式中，所述第一倒装芯片上依次堆叠有第五芯片和第六芯片，所述第二倒装芯片上依次堆叠有第七芯片和第八芯片；

22、所述第一开孔露出所述第二焊盘，所述第五芯片、所述第七芯片和所述第八芯片分别采用打线结构与所述第一导电胶连接；

23、所述第五芯片和所述第六芯片之间设有第二导电层，所述第五芯片与所述第一导电胶之间的打线结构与所述第二导电层电连接；

24、所述塑封体开设有第二开孔，所述第二开孔设有第二导电胶，所述第六芯片与所述第二导电胶打线连接，所述第二导电胶与所述第二导电层电连接。

25、在可选的实施方式中，所述第一倒装芯片上堆叠有第五芯片，所述第二倒装芯片上堆叠有第七芯片；

26、所述第一开孔的深度小于所述塑封体的厚度，所述第五芯片上设有至少两个第五焊盘，其中一个所述第五焊盘与所述第二焊盘打线连接，另一个所述第五焊盘与所述第一导电胶打线连接；

27、和/或，所述第七芯片上设有至少两个第六焊盘，其中一个所述第六焊盘与所述第二焊盘打线连接，另一个所述第六焊盘与所述第一导电胶打线连接。

28、在可选的实施方式中，所述第一倒装芯片上依次堆叠有第五芯片和第六芯片，所述第二倒装芯片上依次堆叠有第七芯片和第八芯片；

29、所述塑封体上开设有第二开孔，第二开孔内设有第二导电胶，所述第六芯片与所述第二导电胶电连接，所述第八芯片与所述第一导电胶电连接；

30、所述第五芯片和所述第六芯片之间有第二导电层，所述第二导电胶与所述第二导电层电连接，所述第五芯片与所述第一导电胶之间的打线与所述第二导电层电连接。

31、在可选的实施方式中，所述第六芯片与所述第二导电胶采用打线电连接，或者，所述第二导电胶覆盖所述第六芯片上的第七焊盘。

32、第二方面，本发明提供一种芯片叠层方法，用于制备如前述实施方式中任一项所述的衬底布线芯片叠层结构。

33、本发明实施例提供的衬底布线芯片叠层结构和芯片叠层方法，有益效果包括：

34、该层叠结构中，堆叠的上层芯片与衬底上的第二焊盘采用间接电连的方式，在塑封体内形成与第二焊盘直接或间接连接的第一导电胶，上层芯片与第一导电胶打线连接，从而实现堆叠芯片与衬底的电性连接。这样，可以缩短打线线弧，控制打线高度，方便打线操作，避免线弧塌陷或短路，提高电连接的可靠性。

1.一种衬底布线芯片叠层结构，其特征在于，包括：

2.根据权利要求1所述的衬底布线芯片叠层结构，其特征在于，所述第一开孔露出所述第二焊盘，所述第一导电胶与所述第二焊盘接触。

3.根据权利要求1所述的衬底布线芯片叠层结构，其特征在于，所述第一芯片包括多个间隔设置的第一倒装芯片和第二倒装芯片，所述第二芯片设于所述第一倒装芯片上；

4.根据权利要求3所述的衬底布线芯片叠层结构，其特征在于，所述第三芯片和所述第四芯片错位堆叠；所述第三芯片和所述第四芯片之间设有第一导电层；所述第三芯片和所述第二焊盘之间设有第二打线结构，所述第二打线结构和所述第一导电层电连接，所述第一导电层和所述第一导电胶电连接。

5.根据权利要求4所述的衬底布线芯片叠层结构，其特征在于，所述第一开孔的底部低于或齐平于所述第一导电层，且所述第一开孔没有直接露出所述第二焊盘。

6.根据权利要求5所述的衬底布线芯片叠层结构，其特征在于，所述第四芯片远离所述第三芯片的一侧设有第三焊盘，所述第一开孔露出所述第三焊盘，所述第三焊盘和所述第一开孔内的第一导电胶电连接。

7.根据权利要求5所述的衬底布线芯片叠层结构，其特征在于，所述第四芯片远离所述第三芯片的一侧设有第三焊盘，所述第一开孔没有露出所述第三焊盘；

8.根据权利要求1所述的衬底布线芯片叠层结构，其特征在于，所述第一芯片包括多个间隔设置的第一倒装芯片和第二倒装芯片，所述第二芯片设于所述第一倒装芯片上；

9.根据权利要求1所述的衬底布线芯片叠层结构，其特征在于，所述第一芯片包括多个间隔设置的第一倒装芯片和第二倒装芯片；所述第二焊盘位于所述第一倒装芯片和所述第二倒装芯片之间；

10.根据权利要求9所述的衬底布线芯片叠层结构，其特征在于，所述第一倒装芯片上依次堆叠有第五芯片和第六芯片，所述第二倒装芯片上依次堆叠有第七芯片和第八芯片；

11.根据权利要求9所述的衬底布线芯片叠层结构，其特征在于，所述第一倒装芯片上堆叠有第五芯片，所述第二倒装芯片上堆叠有第七芯片；

12.根据权利要求11所述的衬底布线芯片叠层结构，其特征在于，所述第一倒装芯片上依次堆叠有第五芯片和第六芯片，所述第二倒装芯片上依次堆叠有第七芯片和第八芯片；

13.根据权利要求12所述的衬底布线芯片叠层结构，其特征在于，所述第六芯片与所述第二导电胶采用打线电连接，或者，所述第二导电胶覆盖所述第六芯片上的第七焊盘。

14.一种芯片叠层方法，其特征在于，用于制备如权利要求1-13中任一项所述的衬底布线芯片叠层结构。