VDMOS器件、半导体功率芯片及半导体功率芯片的制造方法与流程

本技术涉及半导体器件，尤其涉及一种vdmos器件、半导体功率芯片及半导体功率芯片的制造方法。

背景技术：

1、随着半导体器件技术的增长，金属氧化物半导体场效应晶体管(metal-oxidesemiconductor field-effect transistor，mosfet)的需求越来越大，是功率半导体中应用最广泛的一类功率器件，作为开关器件连接于电源与负载之间，其具有易驱动、开关速度快、可集成、工艺简单等特点，应用比较广泛。

2、现有技术中，基于器件结构不同，mosfet可以包括横向扩散金属氧化物半导体场效应晶体管(laterally diffused metal oxide semiconductor，ldmos)和垂直双扩散金属氧化物半导体场效应晶体管(vertical double-diffused metal oxide semiconductorfield effect transistor，vdmos)。其中，ldmos主要适用于高频和高速应用，vdmos适用于大电流、高功率应用，而且，ldmos和vdmos的制造工艺和应用范围不同。

3、然而，在某些应用中，需要同时应用ldmos和vdmos，对此，本技术提供了一种将ldmos和vdmos进行集成在同一片芯片上的方案。

技术实现思路

1、本技术提供一种vdmos器件、半导体功率芯片及半导体功率芯片的制造方法，以用于将ldmos和vdmos进行集成。

2、第一方面，本技术提供一种vdmos器件，包括n+衬底、n型外延层、第一p型基体区、第一栅极区、第一漏极区和第一源极区；

3、其中，所述n型外延层位于所述n+衬底上方，所述第一漏极区位于所述n+衬底下方，所述第一p型基体区和所述第一栅极区均形成于所述n型外延层中且所述第一p型基体区位于所述第一栅极区之间，所述第一源极区在所述第一p型基体区上形成；

4、其中，所述第一栅极区包括一体成型的平面电极区域和沟槽电极区域，所述平面电极区域的边缘形成有第一隔离侧墙，所述第一隔离侧墙的下方具有第一轻掺杂区域，所述第一轻掺杂区域与所述第一源极区接触连接。

5、可选的，所述第一栅极区与所述n型外延层之间具有第一氧化层，其中，所述平面电极区域下方的第一氧化层为阶梯型，靠近所述沟槽电极区域的第一氧化层的厚度大于靠近所述第一源极区的第一氧化层的厚度。

6、可选的，所述vdmos器件还包括屏蔽栅，所述屏蔽栅位于所述沟槽电极区域的下方。

7、可选的，所述第一p型基体区是通过所述第一栅极区之间的缺口向所述n型外延层注入p型离子后形成的，所述平面电极区域与所述第一p型基体区在垂直方向上的交叠区域形成平面沟道，所述沟道的长度由所述第一p型基体区的扩散长度控制。

8、可选的，所述vdmos器件还包括p型重掺杂区，所述p型重掺杂区位于所述第一源极区之间。

9、可选的，若所述沟槽电极区域的宽度小于或等于所述平面电极区域的厚度的两倍，则所述沟槽电极区域的最低上表面高于所述n型外延层的上表面；或者，

10、若所述沟槽电极区域的宽度大于所述平面电极区域的厚度的两倍，则所述沟槽电极区域的最低上表面低于所述n型外延层的上表面。

11、本技术第二方面提供一种半导体功率芯片，形成于n+衬底上方的n型外延层上，所述半导体功率芯片集成有功率器件和控制器件；

12、其中，所述功率器件包括第一栅极区、第一漏极区、第一p型基体区和第一源极区；所述第一漏极区位于所述n+衬底下方，所述第一p型基体区和所述第一栅极区均形成于所述n型外延层中且所述第一p型基体区位于所述第一栅极区之间，所述第一源极区设置于所述第一p型基体区上方且通过源极接触区引出，所述第一栅极区包括一体成型的平面电极区域和沟槽电极区域，所述平面电极区域的边缘形成有第一隔离侧墙，所述第一隔离侧墙的下方具有第一轻掺杂区域，所述第一轻掺杂区域与所述第一源极区接触连接；

13、所述控制器件包括第二栅极区、第二漏极区、第二源极区和高压p型阱区；所述高压p型阱区形成于所述n型外延层中，所述第二栅极区位于所述高压p型阱区的上方，所述第二漏极区和所述第二源极区均形成于所述高压p型阱区中，所述第二栅极区的边缘形成有第二隔离侧墙，所述第二隔离侧墙的下方具有第二轻掺杂区域，所述第二轻掺杂区域与所述第二源极区接触连接，且所述第二漏极区和所述第二源极区在垂直方向上位于所述第二栅极区的两侧；

14、其中，所述第二栅极区和所述第一栅极区同时形成，所述第一轻掺杂区域和所述第二轻掺杂区域同时形成，所述第一隔离侧墙和所述第二隔离侧墙同时形成。

15、可选的，所述控制器件包括互补金属氧化物半导体cmos，所述cmos包括nmos和pmos；其中，所述nmos形成于所述高压p型阱区的p型阱区中，所述pmos形成于所述高压p型阱区的n型阱区中。

16、可选的，所述第一栅极区与所述n型外延层之间具有第一氧化层，所述cmos的栅极区与所述高压p型阱区之间具有第二氧化层；

17、其中，所述平面电极区域下方的第一氧化层为阶梯型，靠近所述第一源极区的第一氧化层的厚度小于靠近所述沟槽电极区域的第一氧化层的厚度，所述第二氧化层的厚度小于靠近所述沟槽电极区域的第一氧化层的厚度。

18、可选的，所述控制器件包括横向扩散金属氧化物半导体ldmos，所述ldmos的源极区形成于所述高压p型阱区的p型基体区中，所述ldmos的漏极区形成于所述高压p型阱区的高压n型阱区中。

19、可选的，所述第一栅极区与所述n型外延层之间具有第一氧化层，所述ldmos的栅极区与所述高压p型阱区之间具有第二氧化层；其中，平面电极区域下方的第一氧化层为阶梯型，靠近第一源极区的第一氧化层的厚度小于靠近沟槽电极区域的第一氧化层的厚度；第二氧化层为阶梯型，靠近ldmos的源极区的第二氧化层厚度小于靠近ldmos的漏极区的第二氧化层的厚度。

20、第三方面，本技术实施例提供一种半导体功率芯片的制造方法，包括：

21、提供n+衬底；

22、在n+衬底上部形成n型外延层，在所述n型外延层上形成高压p型阱区；

23、在所述n型外延层形成第一栅极区，在所述高压p型阱区上形成第二栅极区，所述第一栅极区包括一体成型的平面电极区域和沟槽电极区域，所述第二栅极区、所述平面电极区域和所述沟槽电极区域同时形成；

24、在所述第一栅极区之间形成第一p型基体区和第一源极区，在所述高压p型阱区中形成第二漏极区和第二源极区，所述第二漏极区和所述第二源极区分布在所述第二栅极区的两侧；

25、在所述n+衬底下方形成第一漏极区。

26、可选的，在所述n型外延层形成第一栅极区，在所述高压p型阱区上形成第二栅极区，包括：

27、在所述n型外延层中挖第一深槽；

28、在所述第一深槽内、所述n型外延层和所述高压p型阱区上形成第一绝缘材料和第一导电材料；

29、对在所述n型外延层和所述高压p型阱区上形成的第一导电材料和第一绝缘材料进行分段刻蚀，以在所述第一深槽内形成沟槽电极区域、在所述n型外延层形成平面电极区域，在所述高压p型阱区上形成第二栅极区。

30、可选的，在所述n型外延层形成第一栅极区，在所述高压p型阱区上形成第二栅极区，包括：

31、在所述n型外延层中挖第一深槽；

32、在所述第一深槽内、所述n型外延层和所述高压p型阱区上形成第一绝缘材料，以及对位于所述第一深槽之间的部分第一绝缘材料和所述高压p型阱区上的第一绝缘材料进行刻蚀；

33、在所述第一深槽内、所述n型外延层和所述高压p型阱区上形成第二绝缘材料，以在所述n型外延层上形成阶梯型的第一氧化层，其中，远离所述第一深槽的第一氧化层的厚度小于靠近所述第一深槽的第一氧化层的厚度；

34、在所述第一绝缘层上沉积第一导电材料；

35、对所述第一导电材料进行分段刻蚀，以在所述第一深槽内形成沟槽电极区域、在所述n型外延层形成平面电极区域，在所述高压p型阱区上形成第二栅极区。

36、可选的，在所述n型外延层形成第一栅极区，在所述高压p型阱区上形成第二栅极区，包括：

37、在所述n型外延层中挖第一深槽；

38、在所述第一深槽内、所述n型外延层和所述高压p型阱区上形成第一绝缘材料和第一导电材料；

39、对所述第一导电材料和所述第一绝缘材料进行刻蚀，以在所述第一深槽内形成屏蔽栅和场氧化层，所述场氧化层位于所述屏蔽栅的下方和两侧；

40、在所述第一深槽内所述屏蔽栅的上方、所述n型外延层和所述高压p型阱区上形成第二绝缘材料和第二导电材料；

41、对所述第二导电材料进行刻蚀，以在所述第一深槽内形成沟槽电极区域、在所述n型外延层上形成平面电极区域，在所述高压p型阱区上形成第二栅极区。

42、可选的，在所述第一栅极区之间形成第一p型基体区和第一源极区，在所述高压p型阱区中形成所述第二漏极区和第二源极区，包括：

43、通过所述第一栅极区之间的缺口向所述n型外延层注入p型离子，在所述第一栅极区之间形成所述第一p型基体区，所述第一p型基体区与所述平面电极区域在垂直方向上的交叠区域形成平面沟道，所述沟道的长度由所述第一p型基体区的扩散长度控制；

44、形成第一轻掺杂区域和第二轻掺杂区域，以及第一隔离侧墙和第二隔离侧墙，所述第一隔离侧墙位于所述第一轻掺杂区域的上方且与所述第一栅极区的边缘接触连接，所述第二隔离侧墙位于所述第二轻掺杂区域的上方且与所述第二栅极区的边缘接触连接；

45、在所述第一p型基体区上形成第一源极区，在所述高压p型阱区上、所述第二栅极区的两侧形成第二源极区、第二漏极区。

46、本技术提供的vdmos器件、半导体功率芯片及半导体功率芯片的制造方法，该vdmos器件包括一体成型的平面电极区域和沟槽电极区域，平面电极区域的边缘形成有第一隔离侧墙，该第一隔离侧墙的下方具有第一轻掺杂区域，该第一轻掺杂区域与第一源极区接触连接，形成了同时具有平面电极区域和沟槽电极区域的vdmos器件。此外，本技术还提供了一种半导体功率芯片，其集成有控制器件和功率器件，而且控制器件和功率器件的栅极制造工艺、轻掺杂离子注入工艺、侧墙工艺、源极制造工艺等可以兼容。