1.本发明涉及一种存储器管理技术，尤其涉及一种存储器管理方法、存储器存储装置及存储器控制电路单元。
背景技术：
：：2.移动电话与笔记本计算机等可携式电子装置在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式电子装置中。3.部分类型的可复写式非易失性存储器模块中可配置有支持快速写入模式的实体单元(例如实体区块)。在需要快速写入来自主机系统的数据时，此些实体单元可基于写入速度较快但数据存储量较小的程序化模式来存储数据，以提升主机写入的写入效能。在执行背景数据整理时，存储于此些实体单元的数据可被搬移或复制到其他的实体单元进行存储。4.一般来说，为了管理方便，一个可复写式非易失性存储器模块中支持所述快速写入模式的实体单元的总数是固定的，例如占总实体单元的5％～15％。在主机系统执行连续的数据写入时，一旦预设支持所述快速写入模式的实体单元被用尽，则主机写入的写入速度会大幅下降，从而降低主机写入的写入效能。技术实现要素：5.本发明提供一种存储器管理方法、存储器存储装置及存储器控制电路单元，可提高主机写入的写入效能。6.本发明的范例实施例提供一种存储器管理方法，其用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体单元，所述存储器管理方法包括：在初始化操作中，将所述多个实体单元中的第一实体单元设定为采用第一操作模式，其中在所述第一操作模式下，所述第一实体单元是基于第一程序化模式来程序化；从主机系统接收多个指令，其中所述多个指令包括第一指令与第二指令，所述第一指令指示将第一数据存储至第一逻辑单元，且所述第二指令指示将存储于第二逻辑单元的第二数据标记为无效数据；以及响应于目标条件被满足，根据所述第二指令，将所述第一实体单元设定为采用第二操作模式，其中在所述第二操作模式下，所述第一实体单元可基于第二程序化模式来程序化，且所述第一程序化模式不同于所述第二程序化模式。7.在本发明的范例实施例中，根据所述第二指令，将所述第一实体单元设定为采用所述第二操作模式的步骤包括：响应于所述第二指令的总数达到第一临界值或所述第二数据的总数据量达到第二临界值，将所述第一实体单元设定为采用所述第二操作模式。8.在本发明的范例实施例中，所述的存储器管理方法还包括：响应于所述第一数据的总数据量达到第三临界值及采用所述第二操作模式存储的第三数据的总数据量达到第四临界值的至少其中之一，判定所述目标条件被满足。9.在本发明的范例实施例中，所述的存储器管理方法还包括：在将所述第一实体单元设定为采用所述第二操作模式后，在一时间范围内，将所述第一实体单元维持于采用所述第二操作模式；以及在离开所述时间范围后，将所述第一实体单元回复为采用所述第一操作模式。10.在本发明的范例实施例中，所述的存储器管理方法还包括：在所述时间范围内，禁止或延迟执行数据整并操作，其中所述数据整并操作通过搬移有效数据来释放闲置实体单元。11.在本发明的范例实施例中，在基于所述第一程序化模式来程序化的一个实体单元中，一个存储单元用以存储m个比特，在基于所述第二程序化模式来程序化的一个实体单元中，一个存储单元用以存储n个比特，且m大于n。12.在本发明的范例实施例中，通过所述第二程序化模式执行的主机写入操作的写入效能高于通过所述第一程序化模式执行的主机写入操作的写入效能。13.本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以：在初始化操作中，将所述多个实体单元中的第一实体单元设定为采用第一操作模式，其中在所述第一操作模式下，所述第一实体单元是基于第一程序化模式来程序化；从所述主机系统接收多个指令，其中所述多个指令包括第一指令与第二指令，所述第一指令指示将第一数据存储至第一逻辑单元，且所述第二指令指示将存储于第二逻辑单元的第二数据标记为无效数据；以及响应于目标条件被满足，根据所述第二指令，将所述第一实体单元设定为采用第二操作模式，其中在所述第二操作模式下，所述第一实体单元可基于第二程序化模式来程序化，且所述第一程序化模式不同于所述第二程序化模式。14.在本发明的范例实施例中，所述存储器控制电路单元根据所述第二指令，将所述第一实体单元设定为采用所述第二操作模式的操作包括：响应于所述第二指令的总数达到第一临界值或所述第二数据的总数据量达到第二临界值，将所述第一实体单元设定为采用所述第二操作模式。15.在本发明的范例实施例中，所述存储器控制电路单元还用以：响应于所述第一数据的总数据量达到第三临界值及采用所述第二操作模式存储的第三数据的总数据量达到第四临界值的至少其中之一，判定所述目标条件被满足。16.在本发明的范例实施例中，所述存储器控制电路单元还用以：在将所述第一实体单元设定为采用所述第二操作模式后，在一时间范围内，将所述第一实体单元维持于采用所述第二操作模式；以及在离开所述时间范围后，将所述第一实体单元回复为采用所述第一操作模式。17.在本发明的范例实施例中，所述存储器控制电路单元还用以：在所述时间范围内，禁止或延迟执行数据整并操作，其中所述数据整并操作通过搬移有效数据来释放闲置实体单元。18.本发明的范例实施例另提供一种存储器控制电路单元，其用以控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体单元，且所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以：在初始化操作中，将所述多个实体单元中的第一实体单元设定为采用第一操作模式，其中在所述第一操作模式下，所述第一实体单元是基于第一程序化模式来程序化；从所述主机系统接收多个指令，其中所述多个指令包括第一指令与第二指令，所述第一指令指示将第一数据存储至第一逻辑单元，且所述第二指令指示将存储于第二逻辑单元的第二数据标记为无效数据；以及响应于目标条件被满足，根据所述第二指令，将所述第一实体单元设定为采用第二操作模式，其中在所述第二操作模式下，所述第一实体单元可基于第二程序化模式来程序化，且所述第一程序化模式不同于所述第二程序化模式。19.在本发明的范例实施例中，所述存储器管理电路根据所述第二指令，将所述第一实体单元设定为采用所述第二操作模式的操作包括：响应于所述第二指令的总数达到第一临界值或所述第二数据的总数据量达到第二临界值，将所述第一实体单元设定为采用所述第二操作模式。20.在本发明的范例实施例中，所述存储器管理电路还用以：响应于所述第一数据的总数据量达到第三临界值及采用所述第二操作模式存储的第三数据的总数据量达到第四临界值的至少其中之一，判定所述目标条件被满足。21.在本发明的范例实施例中，所述存储器管理电路还用以：在将所述第一实体单元设定为采用所述第二操作模式后，在一时间范围内，将所述第一实体单元维持于采用所述第二操作模式；以及在离开所述时间范围后，将所述第一实体单元回复为采用所述第一操作模式。22.在本发明的范例实施例中，所述存储器管理电路还用以：在所述时间范围内，禁止或延迟执行数据整并操作，其中所述数据整并操作通过搬移有效数据来释放闲置实体单元。23.基于上述，在初始化操作中，可复写式非易失性存储器模块中的第一实体单元可被设定为采用第一操作模式，以基于第一程序化模式来程序化。此外，来自主机系统的多个指令可被接收。所述多个指令可包括第一指令与第二指令。第一指令指示将第一数据存储至第一逻辑单元。第二指令指示将存储于第二逻辑单元的第二数据标记为无效数据。特别是，响应于目标条件被满足，根据第二指令，第一实体单元可被动态设定为采用第二操作模式，以基于第二程序化模式来程序化。由此，可提高主机写入的写入效能。附图说明24.图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图；25.图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图；26.图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图；27.图4是根据本发明的范例实施例所示出的存储器存储装置的示意图；28.图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图；29.图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图；30.图7是根据本发明的范例实施例所示出的改变第一实体单元的操作模式的示意图；31.图8是根据本发明的范例实施例所示出的存储器管理方法的流程图；32.图9是根据本发明的范例实施例所示出的存储器管理方法的流程图；33.图10是根据本发明的范例实施例所示出的存储器管理方法的流程图。具体实施方式34.现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。35.一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)与控制器(亦称，控制电路)。存储器存储装置可与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。36.图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图。图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图。37.请参照图1与图2，主机系统11可包括处理器111、随机存取存储器(randomaccessmemory,ram)112、只读存储器(readonlymemory,rom)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114可连接至系统总线(systembus)110。38.在一范例实施例中，主机系统11可通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11可通过系统总线110与i/o装置12连接。例如，主机系统11可经由系统总线110将输出信号传送至i/o装置12或从i/o装置12接收输入信号。39.在一范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器存储装置10。40.在一范例实施例中，存储器存储装置10可例如是u盘201、存储卡202、固态硬盘(solidstatedrive,ssd)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(nearfieldcommunication,nfc)存储器存储装置、无线传真(wifi)存储器存储装置、蓝牙(bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，ibeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(globalpositioningsystem,gps)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式i/o装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。41.在一范例实施例中，主机系统11为计算机系统。在一范例实施例中，主机系统11可为可实质地与存储器存储装置配合以存储数据的任意系统。在一范例实施例中，存储器存储装置10与主机系统11可分别包括图3的存储器存储装置30与主机系统31。42.图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，存储器存储装置30可与主机系统31搭配使用以存储数据。例如，主机系统31可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统。例如，存储器存储装置30可为主机系统31所使用的安全数字(securedigital,sd)卡32、小型快闪(compactflash,cf)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embeddedmultimediacard,emmc)341和/或嵌入式多芯片封装(embeddedmultichippackage,emcp)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。43.图4是根据本发明的范例实施例所示出的存储器存储装置的示意图。请参照图4，存储器存储装置10包括连接接口单元41、存储器控制电路单元42与可复写式非易失性存储器模块43。44.连接接口单元41用以将存储器存储装置10连接主机系统11。存储器存储装置10可经由连接接口单元41与主机系统11通信。在一范例实施例中，连接接口单元41是相容于高速外设部件互连(peripheralcomponentinterconnectexpress,pciexpress)标准。然而，必须了解的是，本发明不限于此，连接接口单元41亦可以是符合串行高级技术附件(serialadvancedtechnologyattachment,sata)标准、并行高级技术附件(paralleladvancedtechnologyattachment,pata)标准、电气和电子工程师协会(instituteofelectricalandelectronicengineers,ieee)1394标准、通用串行总线(universalserialbus,usb)标准、sd接口标准、超高速一代(ultrahighspeed-i,uhs-i)接口标准、超高速二代(ultrahighspeed-ii,uhs-ii)接口标准、存储棒(memorystick,ms)接口标准、mcp接口标准、mmc接口标准、emmc接口标准、通用快闪存储器(universalflashstorage,ufs)接口标准、emcp接口标准、cf接口标准、整合式驱动电子接口(integrateddeviceelectronics,ide)标准或其他适合的标准。连接接口单元41可与存储器控制电路单元42封装在一个芯片中，或者连接接口单元41是布设于一包含存储器控制电路单元42的芯片外。45.存储器控制电路单元42连接至连接接口单元41与可复写式非易失性存储器模块43。存储器控制电路单元42用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块43中进行数据的写入、读取与抹除等运作。46.可复写式非易失性存储器模块43用以存储主机系统11所写入的数据。可复写式非易失性存储器模块43可包括单阶存储单元(singlelevelcell,slc)nand型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、二阶存储单元(multilevelcell,mlc)nand型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(triplelevelcell,tlc)nand型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(quadlevelcell,qlc)nand型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。47.可复写式非易失性存储器模块43中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块43中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，由此取得此存储单元所存储的一或多个比特。48.在一范例实施例中，可复写式非易失性存储器模块43的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(leastsignificantbit,lsb)是属于下实体程序化单元，并且一存储单元的最高有效比特(mostsignificantbit,msb)是属于上实体程序化单元。一般来说，在mlcnand型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。49.在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页(page)或是实体扇(sector)。若实体程序化单元为实体页，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储用户数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在一范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,b)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。50.图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图。请参照图5，存储器控制电路单元42包括存储器管理电路51、主机接口52及存储器接口53。51.存储器管理电路51用以控制存储器控制电路单元42的整体运作。具体来说，存储器管理电路51具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路51的操作时，等同于说明存储器控制电路单元42的操作。52.在一范例实施例中，存储器管理电路51的控制指令是以固件型式来实作。例如，存储器管理电路51具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。53.在一范例实施例中，存储器管理电路51的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块43的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路51具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(bootcode)，并且当存储器控制电路单元42被使能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块43中的控制指令载入至存储器管理电路51的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。54.在一范例实施例中，存储器管理电路51的控制指令亦可以一硬件型式来实作。例如，存储器管理电路51包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块43的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块43下达写入指令序列以将数据写入至可复写式非易失性存储器模块43中。存储器读取电路用以对可复写式非易失性存储器模块43下达读取指令序列以从可复写式非易失性存储器模块43中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块43下达抹除指令序列以将数据从可复写式非易失性存储器模块43中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块43的数据以及从可复写式非易失性存储器模块43中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块43执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路51还可以下达其他类型的指令序列给可复写式非易失性存储器模块43以指示执行相对应的操作。55.主机接口52是连接至存储器管理电路51。存储器管理电路51可通过主机接口52与主机系统11通信。主机接口52可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口52来传送至存储器管理电路51。此外，存储器管理电路51可通过主机接口52将数据传送至主机系统11。在本范例实施例中，主机接口52是相容于pciexpress标准。然而，必须了解的是本发明不限于此，主机接口52亦可以是相容于sata标准、pata标准、ieee1394标准、usb标准、sd标准、uhs-i标准、uhs-ii标准、ms标准、mmc标准、emmc标准、ufs标准、cf标准、ide标准或其他适合的数据传输标准。56.存储器接口53是连接至存储器管理电路51并且用以存取可复写式非易失性存储器模块43。例如，存储器管理电路51可通过存储器接口53存取可复写式非易失性存储器模块43。也就是说，欲写入至可复写式非易失性存储器模块43的数据会经由存储器接口53转换为可复写式非易失性存储器模块43所能接受的格式。具体来说，若存储器管理电路51要存取可复写式非易失性存储器模块43，存储器接口53会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平等)的相对应的指令序列。这些指令序列例如是由存储器管理电路51产生并且通过存储器接口53传送至可复写式非易失性存储器模块43。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。57.在一范例实施例中，存储器控制电路单元42还包括错误检查与校正电路54、缓冲存储器55及电源管理电路56。58.错误检查与校正电路54是连接至存储器管理电路51并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路51从主机系统11中接收到写入指令时，错误检查与校正电路54会为对应此写入指令的数据产生对应的错误更正码(errorcorrectingcode,ecc)和/或错误检查码(errordetectingcode，edc)，并且存储器管理电路51会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块43中。之后，当存储器管理电路51从可复写式非易失性存储器模块43中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路54会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。例如，错误检查与校正电路54可支持低密度奇偶检查码(lowdensityparitycheckcode,ldpccode)或bch等各式编/解码算法。59.缓冲存储器55是连接至存储器管理电路51并且用以缓存数据。电源管理电路56是连接至存储器管理电路51并且用以控制存储器存储装置10的电源。60.在一范例实施例中，图4的可复写式非易失性存储器模块43可包括快闪存储器模块。在一范例实施例中，图4的存储器控制电路单元42可包括快闪存储器控制器。在一范例实施例中，图5的存储器管理电路51可包括快闪存储器管理电路。61.可复写式非易失性存储器模块43可包括多个实体单元。在一范例实施例中，一个实体单元是指一个实体地址或一个实体程序化单元。在一范例实施例中，一个实体单元亦可以是由多个连续或不连续的实体地址组成。在一范例实施例中，一个实体单元亦可以是指一个虚拟区块(vb)。一个虚拟区块可包括多个实体地址或多个实体程序化单元。62.在一范例实施例中，存储器管理电路51可配置逻辑单元以映射实体单元。在一范例实施例中，每一个逻辑单元对应一个逻辑地址。例如，一个逻辑地址可包括一或多个逻辑区块地址(logicalblockaddress,lba)或其他的逻辑管理单元。在一范例实施例中，一个逻辑单元也可对应一个逻辑程序化单元或者由多个连续或不连续的逻辑地址组成。63.须注意的是，一个逻辑单元可被映射至一或多个实体单元。若某一实体单元当前有被某一逻辑单元映射，则表示此实体单元当前存储的数据包括有效数据。反之，若某一实体单元当前未被任一逻辑单元映射，则表示此实体单元当前存储的数据为无效数据。此外，描述逻辑单元与实体单元之间的映射关系的逻辑至实体映射信息可记载于逻辑至实体映射表中。尔后，存储器管理电路51可根据此逻辑至实体映射表中的信息来存取可复写式非易失性存储器模块43。64.图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，假设可复写式非易失性存储器模块43包括实体单元610(0)～610(b)。在启动(例如初次启动)存储器存储装置10时，存储器管理电路51可执行一个初始化操作，以对存储器存储装置10内部的管理信息进行初始化设定。65.在初始化操作中，存储器管理电路51可将实体单元610(0)～610(a)分类为第一类实体单元61并将实体单元610(a 1)～610(b)分类为第二类实体单元62。根据分类结果，存储器管理电路51可将属于第一类实体单元61的实体单元610(0)～610(a)设定为采用一个特定的操作模式(亦称为第一操作模式)并将属于第二类实体单元62的实体单元610(a 1)～610(b)设定为采用另一种操作模式(亦称为第二操作模式)。第一操作模式不同于第二操作模式。在第一操作模式下，一个实体单元可基于一个特定的程序化模式(亦称为第一程序化模式)来程序化。此外，在第二操作模式下，一个实体单元可基于另一个特定的程序化模式(亦称为第二程序化模式)来程序化。66.须注意的是，在初始化操作中，被分类为第一类实体单元61的实体单元(例如实体单元610(0)～610(a))的总数及被分类为第二类实体单元62的实体单元(例如实体单元610(a 1)～610(b))的总数皆为预设数目。此外，可复写式非易失性存储器模块43还可包括其他的实体单元，本发明不加以限制。67.在一范例实施例中，在基于第一程序化模式来程序化的一个实体单元中，一个存储单元可用以存储m个比特。在一范例实施例中，在基于第二程序化模式来程序化的一个实体单元中，一个存储单元可用以存储n个比特，且m大于n。例如，n可为“1”，且m可为“2”、“3”或“4”，且本发明不限于此。在一范例实施例中，n与m亦可为其他正整数，只要满足m大于n的规范即可。68.在一范例实施例中，第一程序化模式是指mlc程序化模式、tlc程序化模式、qlc程序化模式或类似模式。例如，基于mlc程序化模式程序化的一个存储单元可存储2个比特，基于tlc程序化模式程序化的一个存储单元可存储3个比特，且基于qlc程序化模式程序化的一个存储单元可存储4个比特。69.在一范例实施例中，第二程序化模式是指slc程序化模式、虚拟(pseudo)slc程序化模式、下实体程序化(lowerphysicalprogramming)模式、混合程序化(mixtureprogramming)模式及少层存储单元(lesslayermemorycell)模式的其中之一。在slc程序化模式与虚拟slc程序化模式中，一个存储单元只存储一个比特的数据。在下实体程序化模式中，只有下实体程序化单元会被程序化，而此下实体程序化单元所对应的上实体程序化单元可不被程序化。在混合程序化模式中，有效数据(或真实数据)会被程序化于下实体程序化单元中，而同时虚拟数据(dummydata)会被程序化至存储有效数据的下实体程序化单元所对应的上实体程序化单元中。在少层存储单元模式中，只有一部分的实体程序化单元会被程序化以存储有效数据。例如，基于slc程序化模式、虚拟slc程序化模式、下实体程序化模式、混合程序化模式及少层存储单元模式程序化的一个存储单元可存储1个比特。然而，基于第一程序化模式与第二程序化模式程序化的一个存储单元所存储的比特的总数亦可根据实务需求调整，本发明不加以限制。70.在一范例实施例中，通过第二程序化模式执行的主机写入操作的写入效能高于通过第一程序化模式执行的主机写入操作的写入效能。例如，在针对数据量相同的数据x与数据y分别执行主机写入的情况下，通过第二程序化模式将数据x写入至属于第二类实体单元62的至少一实体单元中的写入效能，可高于通过第一程序化模式将数据y写入至属于第一类实体单元61的至少一实体单元中的写入效能。在一范例实施例中，基于第二程序化模式所存储的数据的可靠度亦可高于基于第一程序化模式所存储的数据的可靠度。71.在一范例实施例中，采用第一操作模式的实体单元只能基于第一程序化模式(例如tlc程序化模式)来程序化，以存储数据。然而，采用第二操作模式的实体单元可基于第一程序化模式(例如tlc程序化模式)与第二程序化模式(例如slc程序化模式)的其中之一来程序化，以存储数据。例如，在某一时间点(例如需要直接存储来自主机系统11的数据时)，属于第二类实体单元62的至少一实体单元可被设定为基于第二程序化模式来程序化，以提高主机写入的写入效能。此外，在另一时间点(例如执行可复写式非易失性存储器模块43内部的数据搬移时)，属于第二类实体单元62的至少一实体单元可被设定为基于第一程序化模式来程序化，以加大可复写式非易失性存储器模块43的数据存储量。72.在一范例实施例中，假设可复写式非易失性存储器模块43中的至少一实体单元(亦称为第一实体单元)在初始化操作中被设定为采用第一操作模式(即属于第一类实体单元61)。例如，第一实体单元可为图6中的实体单元610(0)～610(a)中的一或多个实体单元。由此，在第一操作模式下，第一实体单元可基于第一程序化模式进行程序化。在一范例实施例中，第一操作模式可视为第一实体单元的预设操作模式。73.在执行初始化操作后，存储器管理电路51可从主机系统11接收多个指令。所述多个指令包括第一指令与第二指令。第一指令指示将数据(亦称为第一数据)存储至特定逻辑单元(亦称为第一逻辑单元)。例如，第一指令可包括写入指令。根据第一指令，存储器管理电路51可指示可复写式非易失性存储器模块43基于第一程序化模式或第二程序化模式将第一数据存储至第一逻辑单元所映射的至少一实体单元中。第二指令指示将存储于特定逻辑单元(亦称为第二逻辑单元)的数据(亦称为第二数据)标记为无效数据。例如，第二指令可包括trim指令。根据第二指令，存储器管理电路51可将存储于第二逻辑单元的第二数据标记为无效数据。尔后，来自主机系统11的新数据(即更多的第一数据)可被存储至第二逻辑单元。74.在一范例实施例中，在第一实体单元被设定为采用第一操作模式的情况下，响应于特定条件(亦称为目标条件)被满足，存储器管理电路51可根据第二指令改变第一实体单元的操作模式，例如将第一实体单元设定为采用第二操作模式(等同于将第一实体单元分类为第二类实体单元62)。由此，在第二操作模式下，第一实体单元可基于第二程序化模式进行程序化。在一范例实施例中，通过将第一实体单元切换为采用第二操作模式，可增加第二类实体单元62的总数、减少第二类实体单元62被用尽的机率和/或延缓第二类实体单元62被用尽的时间点，从而提高主机写入的写入效能。75.在一范例实施例中，在第一实体单元被设定为采用第一操作模式且目标条件已被满足的情况下，存储器管理电路51可判断所接收的第二指令的总数是否达到一个临界值(亦称为第一临界值)和/或第二数据的总数据量是否达到一个临界值(亦称为第二临界值)。例如，第一临界值可为100，第二临界值可为4gb，且本发明不限于此。例如，第二数据的总数据量可正相关于所接收到的第二指令的总数。例如，在接收到更多来自主机系统11的第二指令后，第二指令的总数及第二数据的总数据量皆可对应增加。76.在一范例实施例中，在第一实体单元被设定为采用第一操作模式且目标条件已被满足的情况下，响应于第二指令的总数达到第一临界值和/或第二数据的总数据量达到第二临界值，改变第一实体单元的操作模式的操作可被触发。此时，存储器管理电路51可将第一实体单元设定为采用第二操作模式。此外，在一范例实施例中，若第二指令的总数未达第一临界值和/或第二数据的总数据量未达第二临界值，则改变第一实体单元的操作模式的操作可不被触发。因此，存储器管理电路51可不改变第一实体单元的操作模式(等同于将第一实体单元维持于采用第一操作模式)。77.在一范例实施例中，在第一实体单元被设定为采用第一操作模式的情况下，存储器管理电路51可判断第一数据的总数据量是否达到一个临界值(亦称为第三临界值)和/或采用第二操作模式存储的数据(亦称为第三数据)的总数据量是否达到一个临界值(亦称为第四临界值)。例如，第三临界值可为可复写式非易失性存储器模块43的总容量的75％，第四临界值可为6gb，且本发明不限于此。例如，第一数据的总数据量可正相关于所接收到的第一指令的总数。例如，在接收到更多来自主机系统11的第一指令后，所存储的第一数据的总数据量可对应增加。此外，存储器管理电路51可持续监控当前属于第二类实体单元62的实体单元的使用状况，以获得当前采用第二操作模式存储的第三数据的总数据量。例如，存储器管理电路51可根据当前存储于第二类实体单元62中的有效数据的总数据量来获得第三数据的总数据量。78.在一范例实施例中，在第一实体单元被设定为采用第一操作模式的情况下，响应于第一数据的总数据量达到第三临界值和/或第三数据的总数据量达到第四临界值，存储器管理电路51可判定所述目标条件被满足。此外，在一范例实施例中，若第一数据的总数据量未达第三临界值和/或第三数据的总数据量未达第四临界值，则存储器管理电路51可判定所述目标条件未被满足。79.在一范例实施例中，在判断目标条件是否被满足的操作中，存储器管理电路51可先判断第一数据的总数据量是否达到第三临界值。响应于第一数据的总数据量达到第三临界值，存储器管理电路51可接续判断采用第二操作模式存储的第三数据的总数据量是否达到第四临界值。或者，在一范例实施例中，在判断目标条件是否被满足的操作中，存储器管理电路51亦可先判断采用第二操作模式存储的第三数据的总数据量是否达到第四临界值。响应于第三数据的总数据量达到第四临界值，存储器管理电路51可接续判断第一数据的总数据量是否达到第三临界值。然而，若第一数据的总数据量未达第三临界值或第三数据的总数据量未达第四临界值，则存储器管理电路51可判定所述目标条件未被满足。80.在一范例实施例中，在将第一实体单元设定为采用第二操作模式后，在一个预设的时间范围内，存储器管理电路51可将第一实体单元维持于采用第二操作模式。然而，在离开此时间范围后，存储器管理电路51可将第一实体单元回复为采用第一操作模式。例如，在将第一实体单元设定为采用第二操作模式后，存储器管理电路51可启动一个计数器。存储器管理电路51可根据此计数器的计数值来判断是否已离开此时间范围。81.换言之，在一范例实施例中，在第一实体单元被设定为采用第一操作模式的情况下，响应于目标条件被满足，存储器管理电路51可暂时将第一实体单元设定为采用第二操作模式，而非永久地将第一实体单元切换为采用第二操作模式。由此，可在短时间内尝试提高主机写入的写入效能。此外，通过短暂地改变第一实体单元的操作模式，也可尽可能地减少对实体单元的预设管理机制的干扰，进而增加系统的操作稳定性。82.图7是根据本发明的范例实施例所示出的改变第一实体单元的操作模式的示意图。请参照图7，假设在第一实体单元被设定为采用第一操作模式的情况下，在时间点t(0)，存储器管理电路51将第一实体单元设定为采用第二操作模式。在时间点t(0)至t(1)之间(即预设的时间范围内)，存储器管理电路51可将第一实体单元维持于采用第二操作模式。接着，在时间点t(1)后(即离开所述预设的时间范围后)，存储器管理电路51可将第一实体单元回复为采用第一操作模式。例如，所述预设的时间范围可为10秒，且本发明不限于此。83.在一范例实施例中，在所述预设的时间范围内，存储器管理电路51还可禁止或延迟执行数据整并操作。此数据整并操作可通过搬移(包含复制)有效数据来释放闲置实体单元。例如，此数据整并操作可包括垃圾回收(garbagecollection,gc)操作。例如，闲置实体单元是指没有存储有效数据的实体单元。例如，在数据整并操作中，存储器管理电路51可从作为来源单元的实体单元中收集有效数据并将所收集的有效数据集中存储到作为目标单元的实体单元中。然后，作为来源单元的实体单元可被标记为闲置实体单元并且可被抹除。此外，在离开所述预设的时间范围后，存储器管理电路51可解除对数据整并操作的管制。例如，在离开所述预设的时间范围后，存储器管理电路51可允许执行先前被禁止或延迟的数据整并操作。在一范例实施例中，通过在所述预设的时间范围内增加可基于第二程序化模式来程序化的实体单元并禁止或延迟执行所述数据整并操作，可更进一步提高主机写入的写入效能。84.图8是根据本发明的范例实施例所示出的存储器管理方法的流程图。请参照图8，在步骤s801中，在初始化操作中，将第一实体单元设定为采用第一操作模式，其中在第一操作模式下，第一实体单元是基于第一程序化模式来程序化。在步骤s802中，从主机系统接收多个指令，其中所述多个指令包括第一指令与第二指令，第一指令指示将第一数据存储至第一逻辑单元，且第二指令指示将存储于第二逻辑单元的第二数据标记为无效数据。在步骤s803中，判断目标条件是否被满足。若目标条件被满足，在步骤s804中，根据第二指令，将第一实体单元设定为采用第二操作模式，其中在第二操作模式下，第一实体单元可基于第二程序化模式来程序化，且第一程序化模式不同于第二程序化模式。此外，若目标条件未被满足，则步骤s802可重复执行。85.图9是根据本发明的范例实施例所示出的存储器管理方法的流程图。请参照图9，在步骤s901中，在初始化操作中，将第一实体单元设定为采用第一操作模式。在步骤s902中，从主机系统接收多个指令，其中所述多个指令包括第一指令与第二指令，第一指令指示将第一数据存储至第一逻辑单元，且第二指令指示将存储于第二逻辑单元的第二数据标记为无效数据。在步骤s903中，判断第一数据的总数据量是否达到临界值(即第三临界值)。若第一数据的总数据量达到第三临界值，在步骤s904中，判断采用第二操作模式存储的第三数据的总数据量是否达到临界值(即第四临界值)。若第三数据的总数据量达到第四临界值，在步骤s905中，判断第二指令的总数是否达到临界值(即第一临界值)或第二数据的总数据量是否达到临界值(即第二临界值)。若第二指令的总数达到第一临界值或第二数据的总数据量达到第二临界值，在步骤s906中，将第一实体单元设定为采用第二操作模式。此外，若步骤s903、s904及s905的判断结果为否，则步骤s902可重复执行。86.图10是根据本发明的范例实施例所示出的存储器管理方法的流程图。请参照图10，在第一实体单元被设定为采用第一操作模式的情况下，在步骤s1001中，将第一实体单元设定为采用第二操作模式。在步骤s1002中，判断是否离开预设的时间范围。若已离开预设的时间范围，在步骤s1003中，将第一实体单元回复为采用第一操作模式。此外，若尚未离开预设的时间范围，则可将第一实体单元维持为采用第二操作模式。87.然而，图8至图10中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图8至图10中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图8至图10的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。88.综上所述，本发明的范例实施例提出的存储器管理方法、存储器存储装置及存储器控制电路单元，可在特定时间点或满足特定条件时，改变可复写式非易失性存储器模块中的至少部分实体单元(即第一实体单元)的操作模式，例如将第一实体单元的操作模式从第一操作模式改为第二操作模式，以提升主机写入的写入效能。此外，通过暂时而非永久地改变第一实体单元的操作模式，例如在经过一段时间后将第一实体单元的操作模式回复为第一操作模式(即第一实体单元的预设操作模式)，可减少对实体单元的预设管理机制的干扰，进而增加系统的操作稳定性。89.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。当前第1页12当前第1页12
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：：2.移动电话与笔记本计算机等可携式电子装置在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式电子装置中。3.部分类型的可复写式非易失性存储器模块中可配置有支持快速写入模式的实体单元(例如实体区块)。在需要快速写入来自主机系统的数据时，此些实体单元可基于写入速度较快但数据存储量较小的程序化模式来存储数据，以提升主机写入的写入效能。在执行背景数据整理时，存储于此些实体单元的数据可被搬移或复制到其他的实体单元进行存储。4.一般来说，为了管理方便，一个可复写式非易失性存储器模块中支持所述快速写入模式的实体单元的总数是固定的，例如占总实体单元的5％～15％。在主机系统执行连续的数据写入时，一旦预设支持所述快速写入模式的实体单元被用尽，则主机写入的写入速度会大幅下降，从而降低主机写入的写入效能。技术实现要素：5.本发明提供一种存储器管理方法、存储器存储装置及存储器控制电路单元，可提高主机写入的写入效能。6.本发明的范例实施例提供一种存储器管理方法，其用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体单元，所述存储器管理方法包括：在初始化操作中，将所述多个实体单元中的第一实体单元设定为采用第一操作模式，其中在所述第一操作模式下，所述第一实体单元是基于第一程序化模式来程序化；从主机系统接收多个指令，其中所述多个指令包括第一指令与第二指令，所述第一指令指示将第一数据存储至第一逻辑单元，且所述第二指令指示将存储于第二逻辑单元的第二数据标记为无效数据；以及响应于目标条件被满足，根据所述第二指令，将所述第一实体单元设定为采用第二操作模式，其中在所述第二操作模式下，所述第一实体单元可基于第二程序化模式来程序化，且所述第一程序化模式不同于所述第二程序化模式。7.在本发明的范例实施例中，根据所述第二指令，将所述第一实体单元设定为采用所述第二操作模式的步骤包括：响应于所述第二指令的总数达到第一临界值或所述第二数据的总数据量达到第二临界值，将所述第一实体单元设定为采用所述第二操作模式。8.在本发明的范例实施例中，所述的存储器管理方法还包括：响应于所述第一数据的总数据量达到第三临界值及采用所述第二操作模式存储的第三数据的总数据量达到第四临界值的至少其中之一，判定所述目标条件被满足。9.在本发明的范例实施例中，所述的存储器管理方法还包括：在将所述第一实体单元设定为采用所述第二操作模式后，在一时间范围内，将所述第一实体单元维持于采用所述第二操作模式；以及在离开所述时间范围后，将所述第一实体单元回复为采用所述第一操作模式。10.在本发明的范例实施例中，所述的存储器管理方法还包括：在所述时间范围内，禁止或延迟执行数据整并操作，其中所述数据整并操作通过搬移有效数据来释放闲置实体单元。11.在本发明的范例实施例中，在基于所述第一程序化模式来程序化的一个实体单元中，一个存储单元用以存储m个比特，在基于所述第二程序化模式来程序化的一个实体单元中，一个存储单元用以存储n个比特，且m大于n。12.在本发明的范例实施例中，通过所述第二程序化模式执行的主机写入操作的写入效能高于通过所述第一程序化模式执行的主机写入操作的写入效能。13.本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以：在初始化操作中，将所述多个实体单元中的第一实体单元设定为采用第一操作模式，其中在所述第一操作模式下，所述第一实体单元是基于第一程序化模式来程序化；从所述主机系统接收多个指令，其中所述多个指令包括第一指令与第二指令，所述第一指令指示将第一数据存储至第一逻辑单元，且所述第二指令指示将存储于第二逻辑单元的第二数据标记为无效数据；以及响应于目标条件被满足，根据所述第二指令，将所述第一实体单元设定为采用第二操作模式，其中在所述第二操作模式下，所述第一实体单元可基于第二程序化模式来程序化，且所述第一程序化模式不同于所述第二程序化模式。14.在本发明的范例实施例中，所述存储器控制电路单元根据所述第二指令，将所述第一实体单元设定为采用所述第二操作模式的操作包括：响应于所述第二指令的总数达到第一临界值或所述第二数据的总数据量达到第二临界值，将所述第一实体单元设定为采用所述第二操作模式。15.在本发明的范例实施例中，所述存储器控制电路单元还用以：响应于所述第一数据的总数据量达到第三临界值及采用所述第二操作模式存储的第三数据的总数据量达到第四临界值的至少其中之一，判定所述目标条件被满足。16.在本发明的范例实施例中，所述存储器控制电路单元还用以：在将所述第一实体单元设定为采用所述第二操作模式后，在一时间范围内，将所述第一实体单元维持于采用所述第二操作模式；以及在离开所述时间范围后，将所述第一实体单元回复为采用所述第一操作模式。17.在本发明的范例实施例中，所述存储器控制电路单元还用以：在所述时间范围内，禁止或延迟执行数据整并操作，其中所述数据整并操作通过搬移有效数据来释放闲置实体单元。18.本发明的范例实施例另提供一种存储器控制电路单元，其用以控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体单元，且所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以：在初始化操作中，将所述多个实体单元中的第一实体单元设定为采用第一操作模式，其中在所述第一操作模式下，所述第一实体单元是基于第一程序化模式来程序化；从所述主机系统接收多个指令，其中所述多个指令包括第一指令与第二指令，所述第一指令指示将第一数据存储至第一逻辑单元，且所述第二指令指示将存储于第二逻辑单元的第二数据标记为无效数据；以及响应于目标条件被满足，根据所述第二指令，将所述第一实体单元设定为采用第二操作模式，其中在所述第二操作模式下，所述第一实体单元可基于第二程序化模式来程序化，且所述第一程序化模式不同于所述第二程序化模式。19.在本发明的范例实施例中，所述存储器管理电路根据所述第二指令，将所述第一实体单元设定为采用所述第二操作模式的操作包括：响应于所述第二指令的总数达到第一临界值或所述第二数据的总数据量达到第二临界值，将所述第一实体单元设定为采用所述第二操作模式。20.在本发明的范例实施例中，所述存储器管理电路还用以：响应于所述第一数据的总数据量达到第三临界值及采用所述第二操作模式存储的第三数据的总数据量达到第四临界值的至少其中之一，判定所述目标条件被满足。21.在本发明的范例实施例中，所述存储器管理电路还用以：在将所述第一实体单元设定为采用所述第二操作模式后，在一时间范围内，将所述第一实体单元维持于采用所述第二操作模式；以及在离开所述时间范围后，将所述第一实体单元回复为采用所述第一操作模式。22.在本发明的范例实施例中，所述存储器管理电路还用以：在所述时间范围内，禁止或延迟执行数据整并操作，其中所述数据整并操作通过搬移有效数据来释放闲置实体单元。23.基于上述，在初始化操作中，可复写式非易失性存储器模块中的第一实体单元可被设定为采用第一操作模式，以基于第一程序化模式来程序化。此外，来自主机系统的多个指令可被接收。所述多个指令可包括第一指令与第二指令。第一指令指示将第一数据存储至第一逻辑单元。第二指令指示将存储于第二逻辑单元的第二数据标记为无效数据。特别是，响应于目标条件被满足，根据第二指令，第一实体单元可被动态设定为采用第二操作模式，以基于第二程序化模式来程序化。由此，可提高主机写入的写入效能。附图说明24.图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图；25.图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图；26.图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图；27.图4是根据本发明的范例实施例所示出的存储器存储装置的示意图；28.图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图；29.图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图；30.图7是根据本发明的范例实施例所示出的改变第一实体单元的操作模式的示意图；31.图8是根据本发明的范例实施例所示出的存储器管理方法的流程图；32.图9是根据本发明的范例实施例所示出的存储器管理方法的流程图；33.图10是根据本发明的范例实施例所示出的存储器管理方法的流程图。具体实施方式34.现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。35.一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)与控制器(亦称，控制电路)。存储器存储装置可与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。36.图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图。图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图。37.请参照图1与图2，主机系统11可包括处理器111、随机存取存储器(randomaccessmemory,ram)112、只读存储器(readonlymemory,rom)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114可连接至系统总线(systembus)110。38.在一范例实施例中，主机系统11可通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11可通过系统总线110与i/o装置12连接。例如，主机系统11可经由系统总线110将输出信号传送至i/o装置12或从i/o装置12接收输入信号。39.在一范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器存储装置10。40.在一范例实施例中，存储器存储装置10可例如是u盘201、存储卡202、固态硬盘(solidstatedrive,ssd)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(nearfieldcommunication,nfc)存储器存储装置、无线传真(wifi)存储器存储装置、蓝牙(bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，ibeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(globalpositioningsystem,gps)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式i/o装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。41.在一范例实施例中，主机系统11为计算机系统。在一范例实施例中，主机系统11可为可实质地与存储器存储装置配合以存储数据的任意系统。在一范例实施例中，存储器存储装置10与主机系统11可分别包括图3的存储器存储装置30与主机系统31。42.图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，存储器存储装置30可与主机系统31搭配使用以存储数据。例如，主机系统31可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统。例如，存储器存储装置30可为主机系统31所使用的安全数字(securedigital,sd)卡32、小型快闪(compactflash,cf)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embeddedmultimediacard,emmc)341和/或嵌入式多芯片封装(embeddedmultichippackage,emcp)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。43.图4是根据本发明的范例实施例所示出的存储器存储装置的示意图。请参照图4，存储器存储装置10包括连接接口单元41、存储器控制电路单元42与可复写式非易失性存储器模块43。44.连接接口单元41用以将存储器存储装置10连接主机系统11。存储器存储装置10可经由连接接口单元41与主机系统11通信。在一范例实施例中，连接接口单元41是相容于高速外设部件互连(peripheralcomponentinterconnectexpress,pciexpress)标准。然而，必须了解的是，本发明不限于此，连接接口单元41亦可以是符合串行高级技术附件(serialadvancedtechnologyattachment,sata)标准、并行高级技术附件(paralleladvancedtechnologyattachment,pata)标准、电气和电子工程师协会(instituteofelectricalandelectronicengineers,ieee)1394标准、通用串行总线(universalserialbus,usb)标准、sd接口标准、超高速一代(ultrahighspeed-i,uhs-i)接口标准、超高速二代(ultrahighspeed-ii,uhs-ii)接口标准、存储棒(memorystick,ms)接口标准、mcp接口标准、mmc接口标准、emmc接口标准、通用快闪存储器(universalflashstorage,ufs)接口标准、emcp接口标准、cf接口标准、整合式驱动电子接口(integrateddeviceelectronics,ide)标准或其他适合的标准。连接接口单元41可与存储器控制电路单元42封装在一个芯片中，或者连接接口单元41是布设于一包含存储器控制电路单元42的芯片外。45.存储器控制电路单元42连接至连接接口单元41与可复写式非易失性存储器模块43。存储器控制电路单元42用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块43中进行数据的写入、读取与抹除等运作。46.可复写式非易失性存储器模块43用以存储主机系统11所写入的数据。可复写式非易失性存储器模块43可包括单阶存储单元(singlelevelcell,slc)nand型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、二阶存储单元(multilevelcell,mlc)nand型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(triplelevelcell,tlc)nand型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(quadlevelcell,qlc)nand型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。47.可复写式非易失性存储器模块43中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块43中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，由此取得此存储单元所存储的一或多个比特。48.在一范例实施例中，可复写式非易失性存储器模块43的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(leastsignificantbit,lsb)是属于下实体程序化单元，并且一存储单元的最高有效比特(mostsignificantbit,msb)是属于上实体程序化单元。一般来说，在mlcnand型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。49.在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页(page)或是实体扇(sector)。若实体程序化单元为实体页，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储用户数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在一范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,b)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。50.图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图。请参照图5，存储器控制电路单元42包括存储器管理电路51、主机接口52及存储器接口53。51.存储器管理电路51用以控制存储器控制电路单元42的整体运作。具体来说，存储器管理电路51具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路51的操作时，等同于说明存储器控制电路单元42的操作。52.在一范例实施例中，存储器管理电路51的控制指令是以固件型式来实作。例如，存储器管理电路51具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。53.在一范例实施例中，存储器管理电路51的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块43的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路51具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(bootcode)，并且当存储器控制电路单元42被使能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块43中的控制指令载入至存储器管理电路51的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。54.在一范例实施例中，存储器管理电路51的控制指令亦可以一硬件型式来实作。例如，存储器管理电路51包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块43的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块43下达写入指令序列以将数据写入至可复写式非易失性存储器模块43中。存储器读取电路用以对可复写式非易失性存储器模块43下达读取指令序列以从可复写式非易失性存储器模块43中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块43下达抹除指令序列以将数据从可复写式非易失性存储器模块43中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块43的数据以及从可复写式非易失性存储器模块43中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块43执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路51还可以下达其他类型的指令序列给可复写式非易失性存储器模块43以指示执行相对应的操作。55.主机接口52是连接至存储器管理电路51。存储器管理电路51可通过主机接口52与主机系统11通信。主机接口52可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口52来传送至存储器管理电路51。此外，存储器管理电路51可通过主机接口52将数据传送至主机系统11。在本范例实施例中，主机接口52是相容于pciexpress标准。然而，必须了解的是本发明不限于此，主机接口52亦可以是相容于sata标准、pata标准、ieee1394标准、usb标准、sd标准、uhs-i标准、uhs-ii标准、ms标准、mmc标准、emmc标准、ufs标准、cf标准、ide标准或其他适合的数据传输标准。56.存储器接口53是连接至存储器管理电路51并且用以存取可复写式非易失性存储器模块43。例如，存储器管理电路51可通过存储器接口53存取可复写式非易失性存储器模块43。也就是说，欲写入至可复写式非易失性存储器模块43的数据会经由存储器接口53转换为可复写式非易失性存储器模块43所能接受的格式。具体来说，若存储器管理电路51要存取可复写式非易失性存储器模块43，存储器接口53会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平等)的相对应的指令序列。这些指令序列例如是由存储器管理电路51产生并且通过存储器接口53传送至可复写式非易失性存储器模块43。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。57.在一范例实施例中，存储器控制电路单元42还包括错误检查与校正电路54、缓冲存储器55及电源管理电路56。58.错误检查与校正电路54是连接至存储器管理电路51并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路51从主机系统11中接收到写入指令时，错误检查与校正电路54会为对应此写入指令的数据产生对应的错误更正码(errorcorrectingcode,ecc)和/或错误检查码(errordetectingcode，edc)，并且存储器管理电路51会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块43中。之后，当存储器管理电路51从可复写式非易失性存储器模块43中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路54会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。例如，错误检查与校正电路54可支持低密度奇偶检查码(lowdensityparitycheckcode,ldpccode)或bch等各式编/解码算法。59.缓冲存储器55是连接至存储器管理电路51并且用以缓存数据。电源管理电路56是连接至存储器管理电路51并且用以控制存储器存储装置10的电源。60.在一范例实施例中，图4的可复写式非易失性存储器模块43可包括快闪存储器模块。在一范例实施例中，图4的存储器控制电路单元42可包括快闪存储器控制器。在一范例实施例中，图5的存储器管理电路51可包括快闪存储器管理电路。61.可复写式非易失性存储器模块43可包括多个实体单元。在一范例实施例中，一个实体单元是指一个实体地址或一个实体程序化单元。在一范例实施例中，一个实体单元亦可以是由多个连续或不连续的实体地址组成。在一范例实施例中，一个实体单元亦可以是指一个虚拟区块(vb)。一个虚拟区块可包括多个实体地址或多个实体程序化单元。62.在一范例实施例中，存储器管理电路51可配置逻辑单元以映射实体单元。在一范例实施例中，每一个逻辑单元对应一个逻辑地址。例如，一个逻辑地址可包括一或多个逻辑区块地址(logicalblockaddress,lba)或其他的逻辑管理单元。在一范例实施例中，一个逻辑单元也可对应一个逻辑程序化单元或者由多个连续或不连续的逻辑地址组成。63.须注意的是，一个逻辑单元可被映射至一或多个实体单元。若某一实体单元当前有被某一逻辑单元映射，则表示此实体单元当前存储的数据包括有效数据。反之，若某一实体单元当前未被任一逻辑单元映射，则表示此实体单元当前存储的数据为无效数据。此外，描述逻辑单元与实体单元之间的映射关系的逻辑至实体映射信息可记载于逻辑至实体映射表中。尔后，存储器管理电路51可根据此逻辑至实体映射表中的信息来存取可复写式非易失性存储器模块43。64.图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，假设可复写式非易失性存储器模块43包括实体单元610(0)～610(b)。在启动(例如初次启动)存储器存储装置10时，存储器管理电路51可执行一个初始化操作，以对存储器存储装置10内部的管理信息进行初始化设定。65.在初始化操作中，存储器管理电路51可将实体单元610(0)～610(a)分类为第一类实体单元61并将实体单元610(a 1)～610(b)分类为第二类实体单元62。根据分类结果，存储器管理电路51可将属于第一类实体单元61的实体单元610(0)～610(a)设定为采用一个特定的操作模式(亦称为第一操作模式)并将属于第二类实体单元62的实体单元610(a 1)～610(b)设定为采用另一种操作模式(亦称为第二操作模式)。第一操作模式不同于第二操作模式。在第一操作模式下，一个实体单元可基于一个特定的程序化模式(亦称为第一程序化模式)来程序化。此外，在第二操作模式下，一个实体单元可基于另一个特定的程序化模式(亦称为第二程序化模式)来程序化。66.须注意的是，在初始化操作中，被分类为第一类实体单元61的实体单元(例如实体单元610(0)～610(a))的总数及被分类为第二类实体单元62的实体单元(例如实体单元610(a 1)～610(b))的总数皆为预设数目。此外，可复写式非易失性存储器模块43还可包括其他的实体单元，本发明不加以限制。67.在一范例实施例中，在基于第一程序化模式来程序化的一个实体单元中，一个存储单元可用以存储m个比特。在一范例实施例中，在基于第二程序化模式来程序化的一个实体单元中，一个存储单元可用以存储n个比特，且m大于n。例如，n可为“1”，且m可为“2”、“3”或“4”，且本发明不限于此。在一范例实施例中，n与m亦可为其他正整数，只要满足m大于n的规范即可。68.在一范例实施例中，第一程序化模式是指mlc程序化模式、tlc程序化模式、qlc程序化模式或类似模式。例如，基于mlc程序化模式程序化的一个存储单元可存储2个比特，基于tlc程序化模式程序化的一个存储单元可存储3个比特，且基于qlc程序化模式程序化的一个存储单元可存储4个比特。69.在一范例实施例中，第二程序化模式是指slc程序化模式、虚拟(pseudo)slc程序化模式、下实体程序化(lowerphysicalprogramming)模式、混合程序化(mixtureprogramming)模式及少层存储单元(lesslayermemorycell)模式的其中之一。在slc程序化模式与虚拟slc程序化模式中，一个存储单元只存储一个比特的数据。在下实体程序化模式中，只有下实体程序化单元会被程序化，而此下实体程序化单元所对应的上实体程序化单元可不被程序化。在混合程序化模式中，有效数据(或真实数据)会被程序化于下实体程序化单元中，而同时虚拟数据(dummydata)会被程序化至存储有效数据的下实体程序化单元所对应的上实体程序化单元中。在少层存储单元模式中，只有一部分的实体程序化单元会被程序化以存储有效数据。例如，基于slc程序化模式、虚拟slc程序化模式、下实体程序化模式、混合程序化模式及少层存储单元模式程序化的一个存储单元可存储1个比特。然而，基于第一程序化模式与第二程序化模式程序化的一个存储单元所存储的比特的总数亦可根据实务需求调整，本发明不加以限制。70.在一范例实施例中，通过第二程序化模式执行的主机写入操作的写入效能高于通过第一程序化模式执行的主机写入操作的写入效能。例如，在针对数据量相同的数据x与数据y分别执行主机写入的情况下，通过第二程序化模式将数据x写入至属于第二类实体单元62的至少一实体单元中的写入效能，可高于通过第一程序化模式将数据y写入至属于第一类实体单元61的至少一实体单元中的写入效能。在一范例实施例中，基于第二程序化模式所存储的数据的可靠度亦可高于基于第一程序化模式所存储的数据的可靠度。71.在一范例实施例中，采用第一操作模式的实体单元只能基于第一程序化模式(例如tlc程序化模式)来程序化，以存储数据。然而，采用第二操作模式的实体单元可基于第一程序化模式(例如tlc程序化模式)与第二程序化模式(例如slc程序化模式)的其中之一来程序化，以存储数据。例如，在某一时间点(例如需要直接存储来自主机系统11的数据时)，属于第二类实体单元62的至少一实体单元可被设定为基于第二程序化模式来程序化，以提高主机写入的写入效能。此外，在另一时间点(例如执行可复写式非易失性存储器模块43内部的数据搬移时)，属于第二类实体单元62的至少一实体单元可被设定为基于第一程序化模式来程序化，以加大可复写式非易失性存储器模块43的数据存储量。72.在一范例实施例中，假设可复写式非易失性存储器模块43中的至少一实体单元(亦称为第一实体单元)在初始化操作中被设定为采用第一操作模式(即属于第一类实体单元61)。例如，第一实体单元可为图6中的实体单元610(0)～610(a)中的一或多个实体单元。由此，在第一操作模式下，第一实体单元可基于第一程序化模式进行程序化。在一范例实施例中，第一操作模式可视为第一实体单元的预设操作模式。73.在执行初始化操作后，存储器管理电路51可从主机系统11接收多个指令。所述多个指令包括第一指令与第二指令。第一指令指示将数据(亦称为第一数据)存储至特定逻辑单元(亦称为第一逻辑单元)。例如，第一指令可包括写入指令。根据第一指令，存储器管理电路51可指示可复写式非易失性存储器模块43基于第一程序化模式或第二程序化模式将第一数据存储至第一逻辑单元所映射的至少一实体单元中。第二指令指示将存储于特定逻辑单元(亦称为第二逻辑单元)的数据(亦称为第二数据)标记为无效数据。例如，第二指令可包括trim指令。根据第二指令，存储器管理电路51可将存储于第二逻辑单元的第二数据标记为无效数据。尔后，来自主机系统11的新数据(即更多的第一数据)可被存储至第二逻辑单元。74.在一范例实施例中，在第一实体单元被设定为采用第一操作模式的情况下，响应于特定条件(亦称为目标条件)被满足，存储器管理电路51可根据第二指令改变第一实体单元的操作模式，例如将第一实体单元设定为采用第二操作模式(等同于将第一实体单元分类为第二类实体单元62)。由此，在第二操作模式下，第一实体单元可基于第二程序化模式进行程序化。在一范例实施例中，通过将第一实体单元切换为采用第二操作模式，可增加第二类实体单元62的总数、减少第二类实体单元62被用尽的机率和/或延缓第二类实体单元62被用尽的时间点，从而提高主机写入的写入效能。75.在一范例实施例中，在第一实体单元被设定为采用第一操作模式且目标条件已被满足的情况下，存储器管理电路51可判断所接收的第二指令的总数是否达到一个临界值(亦称为第一临界值)和/或第二数据的总数据量是否达到一个临界值(亦称为第二临界值)。例如，第一临界值可为100，第二临界值可为4gb，且本发明不限于此。例如，第二数据的总数据量可正相关于所接收到的第二指令的总数。例如，在接收到更多来自主机系统11的第二指令后，第二指令的总数及第二数据的总数据量皆可对应增加。76.在一范例实施例中，在第一实体单元被设定为采用第一操作模式且目标条件已被满足的情况下，响应于第二指令的总数达到第一临界值和/或第二数据的总数据量达到第二临界值，改变第一实体单元的操作模式的操作可被触发。此时，存储器管理电路51可将第一实体单元设定为采用第二操作模式。此外，在一范例实施例中，若第二指令的总数未达第一临界值和/或第二数据的总数据量未达第二临界值，则改变第一实体单元的操作模式的操作可不被触发。因此，存储器管理电路51可不改变第一实体单元的操作模式(等同于将第一实体单元维持于采用第一操作模式)。77.在一范例实施例中，在第一实体单元被设定为采用第一操作模式的情况下，存储器管理电路51可判断第一数据的总数据量是否达到一个临界值(亦称为第三临界值)和/或采用第二操作模式存储的数据(亦称为第三数据)的总数据量是否达到一个临界值(亦称为第四临界值)。例如，第三临界值可为可复写式非易失性存储器模块43的总容量的75％，第四临界值可为6gb，且本发明不限于此。例如，第一数据的总数据量可正相关于所接收到的第一指令的总数。例如，在接收到更多来自主机系统11的第一指令后，所存储的第一数据的总数据量可对应增加。此外，存储器管理电路51可持续监控当前属于第二类实体单元62的实体单元的使用状况，以获得当前采用第二操作模式存储的第三数据的总数据量。例如，存储器管理电路51可根据当前存储于第二类实体单元62中的有效数据的总数据量来获得第三数据的总数据量。78.在一范例实施例中，在第一实体单元被设定为采用第一操作模式的情况下，响应于第一数据的总数据量达到第三临界值和/或第三数据的总数据量达到第四临界值，存储器管理电路51可判定所述目标条件被满足。此外，在一范例实施例中，若第一数据的总数据量未达第三临界值和/或第三数据的总数据量未达第四临界值，则存储器管理电路51可判定所述目标条件未被满足。79.在一范例实施例中，在判断目标条件是否被满足的操作中，存储器管理电路51可先判断第一数据的总数据量是否达到第三临界值。响应于第一数据的总数据量达到第三临界值，存储器管理电路51可接续判断采用第二操作模式存储的第三数据的总数据量是否达到第四临界值。或者，在一范例实施例中，在判断目标条件是否被满足的操作中，存储器管理电路51亦可先判断采用第二操作模式存储的第三数据的总数据量是否达到第四临界值。响应于第三数据的总数据量达到第四临界值，存储器管理电路51可接续判断第一数据的总数据量是否达到第三临界值。然而，若第一数据的总数据量未达第三临界值或第三数据的总数据量未达第四临界值，则存储器管理电路51可判定所述目标条件未被满足。80.在一范例实施例中，在将第一实体单元设定为采用第二操作模式后，在一个预设的时间范围内，存储器管理电路51可将第一实体单元维持于采用第二操作模式。然而，在离开此时间范围后，存储器管理电路51可将第一实体单元回复为采用第一操作模式。例如，在将第一实体单元设定为采用第二操作模式后，存储器管理电路51可启动一个计数器。存储器管理电路51可根据此计数器的计数值来判断是否已离开此时间范围。81.换言之，在一范例实施例中，在第一实体单元被设定为采用第一操作模式的情况下，响应于目标条件被满足，存储器管理电路51可暂时将第一实体单元设定为采用第二操作模式，而非永久地将第一实体单元切换为采用第二操作模式。由此，可在短时间内尝试提高主机写入的写入效能。此外，通过短暂地改变第一实体单元的操作模式，也可尽可能地减少对实体单元的预设管理机制的干扰，进而增加系统的操作稳定性。82.图7是根据本发明的范例实施例所示出的改变第一实体单元的操作模式的示意图。请参照图7，假设在第一实体单元被设定为采用第一操作模式的情况下，在时间点t(0)，存储器管理电路51将第一实体单元设定为采用第二操作模式。在时间点t(0)至t(1)之间(即预设的时间范围内)，存储器管理电路51可将第一实体单元维持于采用第二操作模式。接着，在时间点t(1)后(即离开所述预设的时间范围后)，存储器管理电路51可将第一实体单元回复为采用第一操作模式。例如，所述预设的时间范围可为10秒，且本发明不限于此。83.在一范例实施例中，在所述预设的时间范围内，存储器管理电路51还可禁止或延迟执行数据整并操作。此数据整并操作可通过搬移(包含复制)有效数据来释放闲置实体单元。例如，此数据整并操作可包括垃圾回收(garbagecollection,gc)操作。例如，闲置实体单元是指没有存储有效数据的实体单元。例如，在数据整并操作中，存储器管理电路51可从作为来源单元的实体单元中收集有效数据并将所收集的有效数据集中存储到作为目标单元的实体单元中。然后，作为来源单元的实体单元可被标记为闲置实体单元并且可被抹除。此外，在离开所述预设的时间范围后，存储器管理电路51可解除对数据整并操作的管制。例如，在离开所述预设的时间范围后，存储器管理电路51可允许执行先前被禁止或延迟的数据整并操作。在一范例实施例中，通过在所述预设的时间范围内增加可基于第二程序化模式来程序化的实体单元并禁止或延迟执行所述数据整并操作，可更进一步提高主机写入的写入效能。84.图8是根据本发明的范例实施例所示出的存储器管理方法的流程图。请参照图8，在步骤s801中，在初始化操作中，将第一实体单元设定为采用第一操作模式，其中在第一操作模式下，第一实体单元是基于第一程序化模式来程序化。在步骤s802中，从主机系统接收多个指令，其中所述多个指令包括第一指令与第二指令，第一指令指示将第一数据存储至第一逻辑单元，且第二指令指示将存储于第二逻辑单元的第二数据标记为无效数据。在步骤s803中，判断目标条件是否被满足。若目标条件被满足，在步骤s804中，根据第二指令，将第一实体单元设定为采用第二操作模式，其中在第二操作模式下，第一实体单元可基于第二程序化模式来程序化，且第一程序化模式不同于第二程序化模式。此外，若目标条件未被满足，则步骤s802可重复执行。85.图9是根据本发明的范例实施例所示出的存储器管理方法的流程图。请参照图9，在步骤s901中，在初始化操作中，将第一实体单元设定为采用第一操作模式。在步骤s902中，从主机系统接收多个指令，其中所述多个指令包括第一指令与第二指令，第一指令指示将第一数据存储至第一逻辑单元，且第二指令指示将存储于第二逻辑单元的第二数据标记为无效数据。在步骤s903中，判断第一数据的总数据量是否达到临界值(即第三临界值)。若第一数据的总数据量达到第三临界值，在步骤s904中，判断采用第二操作模式存储的第三数据的总数据量是否达到临界值(即第四临界值)。若第三数据的总数据量达到第四临界值，在步骤s905中，判断第二指令的总数是否达到临界值(即第一临界值)或第二数据的总数据量是否达到临界值(即第二临界值)。若第二指令的总数达到第一临界值或第二数据的总数据量达到第二临界值，在步骤s906中，将第一实体单元设定为采用第二操作模式。此外，若步骤s903、s904及s905的判断结果为否，则步骤s902可重复执行。86.图10是根据本发明的范例实施例所示出的存储器管理方法的流程图。请参照图10，在第一实体单元被设定为采用第一操作模式的情况下，在步骤s1001中，将第一实体单元设定为采用第二操作模式。在步骤s1002中，判断是否离开预设的时间范围。若已离开预设的时间范围，在步骤s1003中，将第一实体单元回复为采用第一操作模式。此外，若尚未离开预设的时间范围，则可将第一实体单元维持为采用第二操作模式。87.然而，图8至图10中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图8至图10中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图8至图10的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。88.综上所述，本发明的范例实施例提出的存储器管理方法、存储器存储装置及存储器控制电路单元，可在特定时间点或满足特定条件时，改变可复写式非易失性存储器模块中的至少部分实体单元(即第一实体单元)的操作模式，例如将第一实体单元的操作模式从第一操作模式改为第二操作模式，以提升主机写入的写入效能。此外，通过暂时而非永久地改变第一实体单元的操作模式，例如在经过一段时间后将第一实体单元的操作模式回复为第一操作模式(即第一实体单元的预设操作模式)，可减少对实体单元的预设管理机制的干扰，进而增加系统的操作稳定性。89.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。当前第1页12当前第1页12
再多了解一些
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