半导体器件及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。


背景技术：

2.金属-氧化物-半导体场效应晶体管(mosfet)是现代集成电路中最重要的元件之一，mosfet的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底中的源漏掺杂区。
3.随着半导体技术的发展，传统的平面式的mosfet对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(fin fet)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。与平面式的mosfet相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流。
4.随着半导体技术的进一步发展，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种(gate all around，gaa)结构的mosfet，使得用于作为沟道区的体积增加，进一步的增大了gaa结构mosfet的工作电流。
5.然而，现有技术中gaa结构mosfet的电学性能仍有待提升。


技术实现要素：

6.本发明解决的技术问题是提供一种半导体器件及其形成方法，能够有效提升最终形成的半导体器件的性能。
7.为解决上述问题，本发明提供一种半导体器件，包括：衬底，所述衬底包括第一区和与所述第一区相邻的第二区；若干层第一沟道层，所述第一沟道层沿着平行于所述第一区的衬底的法线方向上叠层分布；第一栅极结构，位于所述第一区上且横跨所述第一沟道层且包围所述第一沟道层侧壁；内侧墙，位于相邻的所述第一沟道层之间，且位于所述第一栅极结构的侧壁上；第二沟道层，位于所述第二区的衬底上；绝缘层，位于所述第二区的衬底与所述第二沟道层之间；第二栅极结构，位于所述第二区的衬底上且横跨所述第二沟道层，覆盖所述第二沟道层的部分侧壁和顶部表面。
8.可选的，还包括隔离层，所述隔离层位于所述衬底上且顶部表面与最底层的所述第一沟道层的底部表面齐平。
9.可选的，还包括第一鳍部，位于所述第一区的衬底上，且位于所述第一栅极结构的两侧。
10.可选的，还包括第二鳍部，位于所述第二区的衬底上，且位于所述第二栅极结构的两侧。
11.可选的，还包括第一源漏掺杂层和第二源漏掺杂层，所述第一源漏掺杂层位于所述第一栅极结构两侧的所述第一鳍部内，所述第二源漏掺杂层位于所述第二栅极结构两侧的所述第二鳍部内。
12.相应的，本发明还一种半导体器件的形成方法，包括：提供衬底，所述衬底包括第一区和与所述第一区相邻的第二区；在所述第一区的衬底上形成初始第一鳍部，所述初始第一鳍部包括位于第一区的衬底上若干重叠的第一牺牲层、以及位于相邻两层第一牺牲层之间及位于顶层第一牺牲层上的第一沟道层；在所述第二区的衬底上形成初始第二鳍部，所述初始第二鳍部包括位于所述第二区的衬底上的第二牺牲层以及位于第二牺牲层上的第二沟道层；在所述衬底上分别形成横跨所述初始第一鳍部的第一伪栅极结构和横跨所述初始第二鳍部的第二伪栅极结构，所述初始第一鳍部包括第一鳍部和被所述第一伪栅极结构横跨的初始第一鳍部，所述初始第二鳍部包括第二鳍部和被所述第二伪栅极结构横跨的初始第二鳍部；刻蚀所述第一伪栅极结构两侧的所述第一鳍部，至暴露出所述第一区的衬底的表面，形成第一凹槽；刻蚀所述第二伪栅极结构两侧的所述第二鳍部，至暴露出所述第二区的衬底的表面，形成第二凹槽；刻蚀去除被所述第二伪栅极结构横跨的初始第二鳍部上的第二牺牲层，形成第三凹槽；在所述第三凹槽内形成绝缘层；刻蚀去除所述第一凹槽侧壁的部分所述第一牺牲层，形成第四凹槽；在所述第四凹槽内形成内侧墙。
13.可选的，形成所述内侧墙之后，还包括：在所述第一凹槽内形成第一源漏掺杂层。
14.可选的，所述绝缘层之后，还包括在所述第二凹槽内形成第二源漏掺杂层。
15.可选的，所述第一源漏掺杂层之后，还包括去除所述第一伪栅极结构，形成第一栅开口；去除所述第一栅开口暴露出的所述第一牺牲层形成开口；在所述开口和所述第一栅开口内形成第一栅极结构，所述第一栅极结构包围所述第一沟道层。
16.可选的，形成所述第二源漏掺杂层之后，还包括：去除所述第二伪栅极结构，形成第二栅开口；在所述第二栅开口内形成第二栅极结构。
17.可选的，在形成所述第一伪栅极结构和所述第二伪栅极结构之前，还包括：在所述衬底上形成隔离层，所述隔离层覆盖所述第一鳍部和所述第二鳍部的部分侧壁。
18.与现有技术相比，本发明的技术方案具有以下优点：
19.本发明的半导体器件中，一方面利用第一栅极结构包围所述第一沟道层，在所述第一区上形成gaa(gate all around)结构；另外一方面利用在所述第二沟道层与所述第二区的衬底之间形成绝缘层，这样在第二区上形成soi(silicon on insulator)结构，这种将gaa结构和soi结构整合在一个衬底上，这样既实现了对第一沟道层的最有效的控制又利用了绝缘层抑制了第二源漏掺杂层对第二区的衬底的漏电，从而降低了形成的半导体器件的漏电风险，提高了半导体器件的性能和使用范围。
20.本发明的形成方法中，在第三凹槽内形成结缘层，后续形成第一栅极结构和第二栅极结构的过程中，形成的第一栅极结构包围所述第一沟道层，在所述第一区上形成gaa(gate all around)结构；在第二区的衬底上形成第二栅极结构，第二栅极结构覆盖第二沟道层的部分侧壁和顶部表面，在第二沟道层与第二区的衬底之间具有绝缘层，这样在第二区上形成soi(silicon on insulator)结构，这种形成方法将gaa结构和soi结构整合在一个衬底上，这样既实现了对第一沟道层的最有效的控制又利用了绝缘层抑制了第二源漏掺杂层对第二区的衬底的漏电，从而降低了形成的半导体器件的漏电风险，提高了半导体器
件的性能和使用范围。
附图说明
21.图1是一实施例中半导体器件的结构示意图；
22.图2至图15是本发明半导体器件的形成方法一实施例各步骤结构示意图。
具体实施方式
23.现有技术中形成的半导体器件的性能有待提高，现结合具体的实施例来进行分析说明。
24.图1是一实施例中半导体器件的结构示意图。
25.图1包括图1a和图1b。
26.请参考图1a，第一衬底100；第一鳍部，位于所述衬底100上，包括第一沟道层101；第一栅极结构102，位于所述第一衬底100横跨所述第一鳍部，包围所述第一沟道层101；侧墙103，位于所述第一栅极结构102的侧壁上；第一源漏掺杂层104，位于所述第一栅极结构102两侧的所述第一鳍部内；内侧墙105，位于所述第一沟道层101之间的所述第一栅极结构102的侧壁上。
27.请参考图1b，第二衬底106；绝缘层107，位于所述第二衬底106上；第二鳍部108，位于所述绝缘层107上；第二栅极结构109，位于所述第二衬底106上且覆盖所述第二鳍部108的部分侧壁和顶部表面；第二源漏掺杂层110，位于所述第二栅极结构109两侧的所述第二鳍部108内。
28.发明人发现在上述实施例中，图1a形成了gaa结构，图1b形成了soi结构；gaa结构提高了栅极结构的有效长度，实现了对第一沟道层的最有效控制，从而使得形成的半导体器件的使用性能增强，性能更加稳定；但是在源漏掺杂层与衬底之间容易产生漏电的现象；soi结构能够很好的源漏掺杂层与衬底之间利用绝缘层进行隔离，从而抑制了源漏掺层与衬底之间的漏电现象；但是这两种结构不是形成在一个衬底上，所以使得最终形成的半导体器件存在漏电的风险，从而限制了半导体器件的使用。
29.发明人经研究发现，将gaa结构与soi结构整合在一个衬底上，这样既利用gaa结构实现了对第一沟道层的最有效的控制，提高了第一栅极结构的有效长度，器件的性能增强；又利用了soi衬底上的绝缘层抑制了第二源漏掺杂层对第二区的衬底的漏电，从而降低了形成的半导体器件的漏电风险，提高了半导体器件的性能和使用范围。
30.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明具体的实施例做详细地说明。
31.图2至图15是本发明一实施例的一种半导体器件的形成过程的结构示意图。
32.请参考图2，提供衬底200，所述衬底200包括第一区i和与所述第一区i相邻的第二区ii。
33.在本实施例中，所述衬底200采用的材料为单晶硅。
34.在其他实施例中，所述衬底200还可以为多晶硅或非晶硅。所述衬底200的材料还可以为锗、锗化硅、砷化镓、绝缘体上硅(soi)、绝缘体上锗(goi)等半导体材料。
35.在所述第一区i的衬底上形成第一鳍部，所述第一鳍部包括位于第一区i的衬底上
若干重叠的牺牲层、以及位于相邻两层牺牲层之间及位于顶层牺牲层上的第一沟道层；在所述第二区的衬底上形成第二鳍部，所述第二鳍部包括位于所述第二区的衬底上的牺牲层以及位于牺牲层上的第二沟道层，具体的形成过程请参考图3至图6。
36.请参考图3，在所述衬底200上形成沿着所述衬底200法线方向叠层排布的若干初始牺牲层201，在相邻的所述初始牺牲层201之间以及顶层的所述初始牺牲层上形成初始第一沟道层202。
37.在本实施例中，所述初始牺牲层201的材料为硅锗；在其他实施例中，所述初始牺牲层201的材料还可为硅。
38.在本实施例中，所述初始第一沟道层202的材料为硅；在其他实施例中，所述初始第一沟道层202的材料为硅锗。
39.在本实施例中，所述初始牺牲层201和所述述初始第一沟道层202的材料不同。其目的是在后续形成栅极结构时，需要将牺牲层去除，因此通过采用不同材料的所述初始牺牲层201和所述述初始第一沟道层202保证两者材料之间具有较大的刻蚀选择比，减小在去除牺牲层的过程中对第一沟道层的损伤。
40.在本实施例中，采用外延生长方式在所述衬底200上形成所述初始牺牲层201和所述初始第一沟道层202。
41.其他实施例中，还可采用离子掺杂的方式或者化学气相沉积方法在所述衬底200上形成所述初始牺牲层201和所述初始第一沟道层202。
42.本实施例中，形成所述初始牺牲层201的工艺参数包括采用硅烷(sih4)和锗烷(geh4)作为环境气氛，其中硅烷(sih4)和锗烷(geh4)的气体百分数比控制在20～50％之间，压强范围1～100托；温度为400℃～600℃之间，反应时间控制在10min～1h之间。
43.本实施例中，形成所述初始第一沟道层202的工艺参数包括采用硅烷(sih4)作为环境气氛，所述sih4气体的气体流量为10～700sccm；压强范围1～100托；温度为400℃～600℃之间，反应时间控制在10min～1h之间。
44.在本实施例中，所述初始牺牲层201的层数为两层；在其他实施例中，所述初始牺牲层201的层数还可为三层、四层等不同的数量。
45.在本实施例中，所述初始第一沟道层202的层数为两层；在其他实施例中，所述初始第一沟道层202的层数还可为三层、四层等不同的数量。
46.请参考图4，刻蚀去除所述第二区ii上的所述初始第一沟道层202以及部分所述初始牺牲层201，至暴露出最底层的所述初始牺牲层201的表面。
47.本实施例中，采用干法刻蚀去除所述第二区ii上的所述初始第一沟道层202以及部分所述初始牺牲层201。
48.本实施例中，所述干法刻蚀工艺的参数包括：采用的刻蚀气体包括hbr和ar，其中，hbr的流速为10sccm～1000sccm，ar的流速为10sccm～1000sccm。
49.请参考图5，在所述第二区ii暴露出的所述初始牺牲层201上形成初始第二沟道层203，所述初始第二沟道层203的顶部表面与顶层的所述初始第一沟道层202的顶部表面齐平。
50.在本实施例中，所述初始第二沟道层203的材料为硅；在其他实施例中，所述初始第二沟道层203的材料还可为硅锗。
51.在本实施例中，形成所述初始第二沟道层203的工艺为外延生长工艺。
52.在本实施例中，形成所述初始第二沟道层203之后，对所述初始第二沟道层203的顶部表面进行平坦化，至所述初始第二沟道层203的顶部表面与顶层的所述初始第一沟道层202的顶部表面齐平。
53.在本实施例中，平坦化所述初始第二沟道层203的工艺为化学机械研磨工艺。
54.形成所述初始第二沟道层203之后，在所述初始第二沟道层203和顶层的所述初始第一沟道层202的表面形成保护层204。
55.在本实施例中，所述保护层204的材料为氮化硅。
56.在其他实施例中，所述保护层204的材料为氧化硅或碳化硅等。
57.在本实施例中，形成所述保护层204的目的在于后续形成鳍部的过程中，可以保证鳍部的顶部表面不会受到损伤，保证形成的鳍部的质量，以保证最终形成的半导体器件的质量。
58.请参考图6，刻蚀所述第一区i上的所述初始第一沟道层202和所述初始牺牲层201以及部分厚度的所述衬底200，在所述第一区i的衬底上形成初始第一鳍部205，所述初始第一鳍部205包括位于第一区i的衬底上若干重叠的第一牺牲层206、以及位于相邻两层第一牺牲层206之间及位于顶层第一牺牲层206上的第一沟道层207；刻蚀所述第二区ii上的所述初始第一沟道层202和底层所述初始牺牲层201以及部分厚度的所述衬底200，在所述第二区ii的衬底上形成初始第二鳍部208，所述初始第二鳍部208包括位于所述第二区ii的衬底上的第二牺牲层209以及位于第二牺牲层209上的第二沟道层210。
59.本实施例中，采用干法刻蚀工艺形成所述初始第一鳍部205和所述初始第二鳍部208；其他实施例中，还可采用湿法刻蚀工艺形成所述初始第一鳍部205和所述初始第二鳍部208。
60.本实施例中，所述干法刻蚀工艺的工艺参数包括：采用的刻蚀气体包括hbr和ar，其中，hbr的流速为10sccm～1000sccm，ar的流速为10sccm～1000sccm。
61.请参考图7，在所述衬底200上形成隔离层211，所述隔离层211覆盖所述初始第一鳍部205和所述初始第二鳍部208的部分侧壁。
62.在本实施例中，所述隔离层211的顶部表面与所述初始第一鳍部205上的底层所述第一牺牲层206的底部表面以及所述初始第二鳍部208上的所述第二牺牲层209的底部表面齐平。
63.在本实施例中，形成所述隔离层211之后，去除所述保护层204。
64.在本实施例中，所述隔离层211的材料采用氧化硅。
65.在其他实施例中，所述隔离层211的材料还可以包括氮化硅(sin)、氮氧化硅(sion)、碳化硅(sic)、碳氧化硅(sioc)、碳氮化硅(sicn)、碳氮氧化硅(siocn)、碳氮硼化硅(sicbn)等材料中的一种或多种组合。
66.在本实施例中，所述隔离层211的作用在于形成电学隔离。
67.在本实施例中，所述隔离层211采用浅沟槽隔离结构。
68.请参考图8，在所述衬底200上分别形成横跨所述初始第一鳍部205的第一伪栅极结构212和横跨所述初始第二鳍部208的第二伪栅极结构213。
69.图8包括图8a和图8b，图8a是图7在a-a的剖面图，图8b是图7在b-b的剖面图。
70.在本实施例中，所述第一伪栅极结构212覆盖所述初始第一鳍部205的部分侧壁和部分顶部表面，使得所述初始第一鳍部205被分成位于所述第一伪栅极结构212两侧的第一鳍部和被所述第一伪栅极结构横跨的初始第一鳍部；所述第二伪栅极结构213覆盖所述初始第二鳍部208的部分侧壁和部分顶部表面，使得所述第二伪栅极结构被分成位于所述第二伪栅极结构213两侧的第二鳍部和被所述第二伪栅极结构横跨的初始第二鳍部。
71.由于所述第一鳍部的结构和所述初始第一鳍部205的结构是相同的，没有另外对所述第一鳍部进行标注；同理所述第二鳍部的结构和所述初始第二鳍部208的结构是相同的，没有另外对所述第二鳍部进行标注。
72.所述第一伪栅极结构212和所述第二伪栅极结构213的结构相同，都分别包括：位于鳍部上的伪栅介质层(图中未标记出)、位于所述伪栅介质层上的伪栅层(图中未标记出)、位于所述伪栅层上的帽层(图中未标记出)。
73.在本实施例中，还包括位于所述伪栅层与所述帽层侧壁的侧墙(图中未标记出)。
74.在本实施例中，所述伪栅层的材料采用多晶硅；在其他实施例中，所述伪栅层的材料还可以采用非晶硅。
75.在本实施例中，所述帽层的材料采用氮化硅；在其他实施例中，所述帽层的材料还可以采用氧化硅。
76.所述侧墙的形成方法包括：在所述伪栅介质层顶部表面、所述伪栅层侧壁以及所述帽层侧壁与顶部表面形成侧墙材料层(未图示)；回刻蚀所述侧墙材料层，直至暴露出所述帽层与所述伪栅介质层顶部表面为止，形成所述侧墙。
77.所述侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。所述侧墙211的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
78.在本实施例中，所述侧墙用于定义后续源漏掺杂层的位置。
79.请参考图9，刻蚀所述第一伪栅极结构212两侧的所述第一鳍部，至暴露出所述第一区i的衬底200的表面，形成第一凹槽214；刻蚀所述第二伪栅极结构213两侧的所述第二鳍部，至暴露出所述第二区ii的衬底200的表面，形成第二凹槽215。
80.图9包括图9a和图9b，其中图9a的视图方向与图8a的视图方向一致，图9b的视图方向和图8b的视图方向一致。
81.在本实施例中，形成所述第一凹槽214和所述第二凹槽215的工艺为各项异性的干法刻蚀。所述干法刻蚀的参数包括：采用的刻蚀气体包括hbr和ar，其中，hbr的流量为10sccm～1000sccm，ar的流量为10sccm～1000sccm。
82.在本实施例中，形成所述第一凹槽214和所述第二凹槽215的目的在于为后续形成源漏掺杂层预留空间。
83.请参考图10，刻蚀去除所述第一凹槽214侧壁的部分所述第一牺牲层206，形成第四凹槽216。
84.图10的视图方向与图9a的视图方向一致。
85.在本实施例中，形成所述第四凹槽216的工艺为湿法刻蚀工艺；在其他实施例中，形成所述第四凹槽216的工艺还可为干法刻蚀工艺。
86.在本实施例中，形成所述第四凹槽216目的在于为后续在第一栅极结构与第一源
漏掺杂层之间形成内侧墙提供空间，利用内侧墙减少第一源漏掺杂层与沟道之间的寄生电容。
87.在本实施例中，所述湿法刻蚀工艺的参数包括：刻蚀液为四甲基氢氧化铵溶液，温度为20摄氏度～80摄氏度，所述四甲基氢氧化铵溶液的体积百分比为10％～80％。
88.请参考图11，刻蚀去除位于所述第二伪栅极结构213底部的第二牺牲层209，形成第三凹槽218。
89.图11的视图方向与图9b的视图方向一致。
90.在本实施例中，形成所述第三凹槽218的工艺为湿法刻蚀工艺；在其他实施例中，形成所述第三凹槽218的工艺还可为干法刻蚀工艺。
91.在本实施例中，湿法刻蚀工艺的工艺参数包括采用的湿法刻蚀溶液为：温度为25摄氏度～300摄氏度，体积百分比为20％～90％的hcl气体。
92.在所述第四凹槽216内形成内侧墙217，在所述第三凹槽218内形成绝缘层219的过程请参考图12至图13。
93.请参考图12，在所述第一区i的所述衬底上、所述第一伪栅极结构212的侧壁和顶部表面、所述第一凹槽214的侧壁上以及所述第四凹槽216内形成初始绝缘层220；在所述第二区ii的所述衬底上、所述第二伪栅极结构213的侧壁和顶部表面、所述第二凹槽215的侧壁上以及所述第三凹槽218内形成初始绝缘层220。
94.图12包括图12a和图12b，图12a的视图方向与图10的视图方向一致，图12b的视图方向与图11的视图方向一致。
95.在本实施例中，所述初始绝缘层220的材料为氮化硅。
96.在其他实施例中，所述初始绝缘层220的材料还可以包括氮化硅(sin)、氮氧化硅(sion)、碳化硅(sic)、碳氧化硅(sioc)、碳氮化硅(sicn)、碳氮氧化硅(siocn)、碳氮硼化硅(sicbn)等材料中的一种或多种组合。
97.在本实施例中，所述初始绝缘层220的形成工艺为化学气相沉积工艺。
98.在其他实施例中，所述初始绝缘层220的形成工艺为物理气相沉积工艺或者原子层沉积工艺。
99.请参考图13，回刻蚀去除部分所述初始绝缘层220在所述第四凹槽216内形成内侧墙217，在所述第三凹槽218内形成绝缘层219。
100.图13包括图13a和图13b，图13a的视图方向与图12a的视图方向一致，图13b的视图方向与图12b的视图方向一致。
101.在本实施例中，所述内侧墙217将后续形成第一栅极结构与第一源漏掺杂层之间进行隔离，防止两者之间发生穿通；同时减少第一源漏掺杂层与沟道之间的寄生电容，避免影响半导体器件的使用性能。
102.在本实施例中，形成所述绝缘层219的目的在于形成soi结构，从而实现了将gaa结构与soi结构整合在一个衬底上，这种结构的半导体器件不仅利用gaa结构实现了对第一沟道层的最有效的控制，提高了第一栅极结构的有效长度，器件的性能增强；又利用了soi衬底上的绝缘层219抑制了第二源漏掺杂层对第二区的衬底的漏电，从而降低了形成的半导体器件的漏电风险，提高了半导体器件的性能和使用范围。
103.在本实施例中，形成gaa结构的制程中形成soi结构，两者共享制程，节约了成本与
时间，大大的提高了生产效率。
104.在本实施例中，回刻蚀去除部分所述初始绝缘层220的工艺为干法刻蚀工艺；在其他实施例中，回刻蚀去除部分所述初始绝缘层220的工艺为湿法刻蚀工艺。
105.在本实施例中，所述干法刻蚀工艺的工艺参数包括：采用含氟的气体(例如ch3f、ch2f2或chf3)、氩气和氧气，在刻蚀功率为200w～400w，刻蚀腔体的压强为30mtorr～200mtorr，刻蚀温度为40℃～60℃。
106.请参考图14，在所述第一凹槽214内形成第一源漏掺杂层221；在所述第二凹槽215内形成第二源漏掺杂层222。
107.图14包括图14a和图14b，图14a的视图方向与图13a的视图方向一致，图14b的视图方向与图13b的视图方向一致。
108.在本实施例中，所述第一源漏掺杂层221的形成工艺包括外延生长工艺；在所述第一源漏掺杂层221内掺杂源漏离子的工艺为原位掺杂工艺。
109.在本实施例中，所述第二源漏掺杂层222的形成工艺包括外延生长工艺；在第二源漏掺杂层222内掺杂源漏离子的工艺为原位掺杂工艺。
110.当所述半导体器件为p型器件时，所述第一源漏掺杂层221和所述第二源漏掺杂层222的材料包括：硅、锗或硅锗；所述源漏离子为p型离子，所述源漏离子包括硼离子、bf2-离子或铟离子。当所述半导体器件为n型器件时，所述第一源漏掺杂层221和所述第二源漏掺杂层222的材料包括：硅、砷化镓或铟镓砷；所述源漏离子为n型离子，所述源漏离子包括磷离子或砷离子。
111.在本实施例中，形成所述第一源漏掺杂层221和所述第二源漏掺杂层222之后，进行退火处理。
112.请参考图15，形成所述第一源漏掺杂层221之后，还包括去除所述第一伪栅极结构212，形成第一栅开口(图中未标记)；去除所述第一栅开口暴露出的所述第一牺牲层206形成开口(图中未标记)；在所述开口和所述第一栅开口内形成第一栅极结构223，所述第一栅极结构223包围所述第一沟道层207；形成所述第二源漏掺杂层222之后，还包括：去除所述第二伪栅极结构213，形成第二栅开口(图中未标记)；在所述第二栅开口内形成第二栅极结构224。
113.在本实施例中，去除所述第一伪栅极结构212，形成第一栅开口；去除所述第一栅开口暴露出的所述第一牺牲层206形成开口的工艺为湿法刻蚀工艺；在其他实施例中，还可采用干法刻蚀工艺去除所述第一伪栅极结构212，形成第一栅开口；去除所述第一栅开口暴露出的所述第一牺牲层206形成开口。
114.在本实施例中，所述湿法刻蚀的刻蚀液对硅和硅锗有很好的选择比，能够保证在去除硅的同时，硅锗的形貌不受影响，即去除所述第一牺牲层的过程中，不会对所述第一沟道层的形貌造成影响。
115.本实施例中所述湿法刻蚀工艺的参数包括：刻蚀液为四甲基氢氧化铵溶液，温度为20摄氏度～80摄氏度，所述四甲基氢氧化铵溶液的体积百分比为10％～80％。
116.在本实施例中，在去除所述第一伪栅极结构212的同时去除所述第二伪栅极结构213。
117.在其他实施例中，去除所述第一伪栅极结构212和所述第二伪栅极结构213的过程
还可不同时，也可以不在一个工艺条件中去除。
118.在本实施例中，所述第一栅极结构223和所述第二栅极结构224的结构相同，都包括栅介质层(未图示)和覆盖所述栅介质层的栅极层(未图示)。
119.在本实施例中，所述第一栅极结构223包围所述第一沟道层207的四周侧壁。
120.本实施例中，所述栅介质层材料为高k介质材料(介电系数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
121.所述栅极层的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
122.相应的，本发明还提供一种半导体器件，包括衬底200，所述衬底200包括第一区i和与所述第一区相邻的第二区ii；若干层第一沟道层207，所述第一沟道层沿着平行于所述第一区i的衬底的法线方向上叠层分布；第一栅极结构223，位于所述第一区上且横跨所述第一鳍部，且包围所述第一沟道层207侧壁；内侧墙217，位于相邻的所述第一沟道层207之间，且位于所述第一栅极结构223的侧壁上；第二沟道层210，位于所述第二区ii的衬底上；绝缘层219，位于所述第二区与所述第二沟道层210之间；第二栅极结构224，位于所述第二区的衬底上且横跨所述第二沟道层210，覆盖所述第二沟道层210的部分侧壁和顶部表面。
123.在本实施例中，在所述第一区i上形成gaa结构，在第二区ii上形成soi结构，一方面实现了对第一沟道层的最有效的控制，提高了第一栅极结构的有效长度，器件的性能增强；又利用了soi衬底上的绝缘层抑制了第二源漏掺杂层对第二区的衬底的漏电，提高了半导体器件的性能；另外一方面，又能在形成gaa结构的制程中形成soi结构，两者共享制程，节约了成本与时间，大大的提高了生产效率。
124.在本实施例中，还包括第一鳍部，位于所述第一区的衬底上，且位于所述第一栅极结构223的两侧。
125.在本实施例中，还包括第二鳍部，位于所述第二区的衬底上，且位于所述第二栅极结构224的两侧。
126.本实施例中，还包括：第一源漏掺杂层221，位于所述第一栅极结构223两侧的所述第一鳍部内；第二源漏掺杂层222，位于所述第二栅极结构224两侧的所述第二鳍部内。
127.在本实施例中，还包括：内侧墙217，所述内侧墙位于相邻的所述第一沟道层之间，且位于所述第一栅极结构的侧壁上。
128.在本实施例中，所述内侧墙217将后续形成第一栅极结构与第一源漏掺杂层之间进行隔离，防止两者之间发生穿通；同时减少第一源漏掺杂层与沟道之间的寄生电容，避免影响半导体器件的使用性能。
129.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。