半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着集成电路的集成度越来越高，半导体工艺的技术节点也越来越小，使得相邻器件之间的距离越来越小。同一芯片上，不同晶体管之间的栅极结构之间的距离越来越小，会导致相邻栅极结构和源漏插塞之间的寄生电容值越来越大，所述寄生电容会导致栅极结构和源漏插塞之间的电容耦合上升，从而增加能量消耗并提高电阻-电容(rc)时间常数，影响芯片的运行速度，还会对芯片上的器件的可靠性产生严重的影响。
3.现有技术中，通常采用低k材料在栅极结构侧壁表面形成侧墙，以降低相邻栅极结构和源漏插塞之间的寄生电容，从而提高晶体管的性能。
4.随着栅极结构之间间距尺寸的进一步减小，现有技术在栅极结构两侧形成低k侧墙的难度也逐渐提高，同时，传统低k材料形成的侧墙无法进一步降低介电常数，采用现有技术的方法对寄生电容的改善效果有限，晶体管的性能还有待进一步的提高。
5.目前，通过对栅极结构侧壁的侧墙引入空气隙来进一步降低侧墙的介电常数。


技术实现要素：

6.本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
7.为解决上述问题，本发明实施例提供一种半导体结构，包括：基底；栅极结构，位于所述基底上，所述栅极结构包括栅介质层、以及位于所述栅介质层上的栅电极层；源漏掺杂层，位于所述栅极结构两侧的基底内；刻蚀停止层，覆盖所述栅极结构的侧壁；侧墙层，位于所述刻蚀停止层背向所述栅极结构一侧的基底上，所述侧墙层的侧壁和所述刻蚀停止层的侧壁相对设置，且所述侧墙层与所述刻蚀停止层和基底围成沟槽；密封层，位于所述栅极结构上，所述密封层还密封所述沟槽的顶部；空气隙侧墙，位于所述刻蚀停止层和侧墙层之间，且所述空气隙侧墙由所述侧墙层、刻蚀停止层、基底、以及密封层围成。
8.相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有伪栅结构；在所述伪栅结构两侧的基底内形成源漏掺杂层；形成所述源漏掺杂层后，在所述伪栅结构的侧壁上形成刻蚀停止层；在所述刻蚀停止层侧壁形成牺牲层；在所述牺牲层侧壁形成覆盖所述牺牲层的侧墙层；形成所述侧墙层后，去除所述伪栅结构，形成由所述刻蚀停止层和基底围成的栅极开口；在所述栅极开口中形成栅极结构，所述栅极结构露出所述牺牲层的顶部；形成所述栅极结构之后，去除所述牺牲层，形成由所述刻蚀停止层、侧墙层和基底围成的沟槽；在所述栅极结构顶部形成密封层，所述密封层还密封所述沟槽的顶部，形成由所述刻蚀停止层、侧墙层、密封层和基底围成的空气隙侧墙。
9.与现有技术相比，本发明实施例的技术方案具有以下优点：
10.本发明实施例提供一种半导体结构，包括空气隙侧墙，位于所述刻蚀停止层和侧
墙之间，且所述空气隙侧墙由所述侧墙层、刻蚀停止层、基底、以及密封层围成；空气的介电常数小于介质材料的介电常数，因此，在所述栅极结构之间距离越来越小，相邻栅极结构与源漏插塞之间的寄生电容值越来越大的形势下，本发明实施例在栅极结构的侧壁位置处引入空气隙侧墙，有效降低相邻栅极结构与源漏插塞之间的电容，从而降低栅极结构与源漏插塞之间的电容耦合，进而减少功耗并提高器件的运行速度，从而提高所述半导体结构的性能。
11.本发明实施例提供的形成方法中，所述基底上形成有伪栅结构，在所述伪栅结构的侧壁上形成刻蚀停止层，在所述刻蚀停止层侧壁形成牺牲层，在所述牺牲层侧壁形成覆盖所述牺牲层的侧墙层，形成所述侧墙层后，去除所述伪栅结构，形成由所述刻蚀停止层和基底围成的栅极开口，在所述栅极开口中形成栅极结构，所述栅极结构露出所述牺牲层的顶部，形成所述栅极结构之后，去除所述牺牲层，形成由所述刻蚀停止层、侧墙层和基底围成的沟槽，在所述栅极结构顶部形成密封层，所述密封层还密封所述沟槽的顶部，形成由所述刻蚀停止层、侧墙层、密封层和基底围成的空气隙侧墙；空气的介电常数小于介质材料的介电常数，因此，在所述栅极结构之间距离越来越小，相邻栅极结构与源漏插塞之间的寄生电容值越来越大的形势下，本发明实施例在栅极结构的侧壁位置处引入空气隙侧墙，有效降低相邻栅极结构与源漏插塞之间的电容，从而降低栅极结构与源漏插塞之间的电容耦合，进而减少功耗并提高器件的运行速度，从而提高所述半导体结构的性能。
附图说明
12.图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
13.图4是本发明半导体结构一实施例的结构示意图；
14.图5至图17是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
15.目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
16.图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图。
17.参考图1，提供基底10，基底10上形成有伪栅结构11，伪栅结构11两侧的基底10中形成有源漏掺杂层13；在基底10上形成覆盖所述伪栅结构11侧壁的侧墙层12；在基底10上形成保形覆盖所述伪栅结构11和侧墙层12的刻蚀停止材料层(contace etch stop layer，cesl)21。
18.参考图2，在所述基底10上形成覆盖所述伪栅结构11的层间介质层14；平坦化所述层间介质层14，直至去除位于所述伪栅结构11顶部的刻蚀停止材料层21，露出所述伪栅结构11顶部，保留位于所述伪栅结构11侧壁的剩余刻蚀停止材料层21作为刻蚀停止层20。
19.参考图3，去除所述伪栅结构11形成栅极开口(未示出)；在所述栅极开口中形成栅极结构51。
20.后续还需要在所述源漏掺杂层13上形成于所述栅极结构51相邻的源漏插塞。
21.随着集成电路的集成度越来越高，半导体工艺的技术节点也越来越小，使得不同
晶体管之间的栅极结构之间的距离越来越小，则会导致相邻栅极结构51和源漏插塞之间的寄生电容值越来越大，所述寄生电容会导致栅极结构51和源漏插塞之间的电容耦合上升，从而增加能量消耗并提高电阻-电容(rc)时间常数，影响芯片的运行速度，还会对芯片上的器件的可靠性产生严重的影响。
22.现有技术中，通常采用低k材料形成位于所述栅极结构51侧壁的侧墙层12，以降低相邻栅极结构51和源漏插塞之间的寄生电容，但是，随着栅极结构51之间间距尺寸的进一步减小，传统低k材料形成的侧墙无法进一步降低介电常数，采用现有技术的方法对寄生电容的改善效果有限，晶体管的性能还有待进一步的提高。
23.为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有伪栅结构；在所述伪栅结构两侧的基底内形成源漏掺杂层；形成所述源漏掺杂层后，在所述伪栅结构的侧壁上形成刻蚀停止层；在所述刻蚀停止层侧壁形成牺牲层；在所述牺牲层侧壁形成覆盖所述牺牲层的侧墙层；形成所述侧墙层后，去除所述伪栅结构，形成由所述刻蚀停止层和基底围成的栅极开口；在所述栅极开口中形成栅极结构，所述栅极结构露出所述牺牲层的顶部；形成所述栅极结构之后，去除所述牺牲层，形成由所述刻蚀停止层、侧墙层和基底围成的沟槽；在所述栅极结构顶部形成密封层，所述密封层还密封所述沟槽的顶部，形成由所述刻蚀停止层、侧墙层、密封层和基底围成的空气隙侧墙。
24.本发明实施例提供的形成方法中，所述基底上形成有伪栅结构，在所述伪栅结构的侧壁上形成刻蚀停止层，在所述刻蚀停止层侧壁形成牺牲层，在所述牺牲层侧壁形成覆盖所述牺牲层的侧墙层，形成所述侧墙层后，去除所述伪栅结构，形成由所述刻蚀停止层和基底围成的栅极开口，在所述栅极开口中形成栅极结构，所述栅极结构露出所述牺牲层的顶部，形成所述栅极结构之后，去除所述牺牲层，形成由所述刻蚀停止层、侧墙层和基底围成的沟槽，在所述栅极结构顶部形成密封层，所述密封层还密封所述沟槽的顶部，形成由所述刻蚀停止层、侧墙层、密封层和基底围成的空气隙侧墙；空气的介电常数小于介质材料的介电常数，因此，在所述栅极结构之间距离越来越小，相邻栅极结构与源漏插塞之间的寄生电容值越来越大的形势下，本发明实施例在栅极结构的侧壁位置处引入空气隙侧墙，有效降低相邻栅极结构与源漏插塞之间的寄生电容，从而降低栅极结构与源漏插塞之间的电容耦合，进而减少功耗并提高器件的运行速度，从而提高所述半导体结构的性能。
25.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
26.图4是本发明半导体结构一实施例的结构示意图。
27.所述半导体结构包括：基底(未标示)；栅极结构511，位于所述基底上，所述栅极结构511包括栅介质层521、以及位于所述栅介质层521上的栅电极层541；源漏掺杂层131，位于所述栅极结构511两侧的基底内；刻蚀停止层211，覆盖所述栅极结构511的侧壁；侧墙层221，位于所述刻蚀停止层211背向所述栅极结构511一侧的基底上，所述侧墙层221的侧壁和所述刻蚀停止层211的侧壁相对设置，且所述侧墙层221与所述刻蚀停止层211和基底围成沟槽(未标示)；密封层701，位于所述栅极结构511上，所述密封层701还密封所述沟槽的顶部；空气隙侧墙611，位于所述刻蚀停止层211和侧墙层221之间，且所述空气隙侧墙611由所述侧墙层221、刻蚀停止层211、基底、以及密封层701围成。
28.空气的介电常数小于介质材料的介电常数，因此，在所述栅极结构511之间距离越来越小，相邻栅极结构511与源漏插塞之间的电容值越来越大的形势下，本发明实施例在栅极结构511的侧壁位置处引入空气隙侧墙611，有效降低相邻栅极结构511与源漏插塞之间的寄生电容，从而降低栅极结构511与源漏插塞之间的电容耦合，进而减少功耗并提高器件的运行速度，从而提高所述半导体结构的性能。
29.所述基底为所述半导体结构的形成工艺提供工艺操作基础。其中，所述半导体结构包括平面晶体管、鳍式场效应(finfet)或全包围栅极(gate-all-around，gaa)晶体管。
30.本实施例中，以半导体结构为鳍式场效应晶体管为例，所述基底包括衬底101以及凸出于衬底101的鳍部161。衬底101的材料为硅，在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。作为一种示例，鳍部161的材料和衬底101的材料相同。
31.在其他实施例中，所述基底还可以包括衬底、以及凸立于所述衬底的底部鳍部，所述基底还包括悬置于所述底部鳍部上方的沟道层结构，所述沟道层结构包括一个或多个相间隔的沟道层。
32.本实施例中，所述栅极结构511两侧的基底中还形成有源漏掺杂层131。
33.所述源漏掺杂层131用于作为晶体管的源区或漏区。具体地，所述源漏掺杂层131的掺杂类型与相对应的晶体管的沟道导电类型相同。
34.后续半导体制程中，还需要在所述源漏掺杂层131上方形成与所述源漏掺杂层131电连接的源漏插塞。
35.本实施例中，所述栅极结构511为器件栅极结构，所述器件栅极结构用于控制所述晶体管的沟道的开启或关断。
36.所述栅介质层521用于隔离栅电极层541和沟道。本实施例中，所述栅介质层521的材料包括hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro、al2o3、sio2和la2o3中的一种或多种。
37.所述栅电极层541用于将金属栅极结构的电性引出。本实施例中，所述栅电极层的材料包括tin、tan、ta、ti、tial、w、al、tisin和tialc中的一种或多种。
38.本实施例中，所述栅极结构511包括金属栅极结构。相应的，所述栅介质层521包括高k栅介质层(图未示)，所述栅极结构511还包括位于栅介质层521和栅电极层541之间的功函数层531。
39.所述高k栅介质层的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层的材料可以选自hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。作为一种示例，所述高k栅介质层的材料为hfo2。
40.功函数层531用于调节所形成晶体管的阈值电压。对于pmos晶体管，所述功函数层531为p型功函数层，p型功函数层的材料包括tin、tan、tasin、taaln和tialn中的一种或几种；对于nmos晶体管，功函数层531为n型功函数层，n型功函数层的材料包括tial、mo、mon、aln和tialc中的一种或几种。
41.在另一些实施例中，根据工艺需求，所述栅极结构也可以为多晶硅栅结构等其他
类型的栅极结构。
42.在所述半导体结构的形成过程中，所述刻蚀停止层211用于在形成源漏插塞的工艺制程中起到刻蚀停止作用，从而降低源漏掺杂层131受到过刻蚀的概率，同时，本实施例中，位于栅极结构511侧壁的刻蚀停止层211还用于在形成空气隙侧墙611的过程中，对所述栅极结构511侧壁起到保护作用。
43.本实施例中，所述刻蚀停止层211还延伸覆盖所述基底顶部和源漏掺杂层131顶部，用于在形成空气隙侧墙611的过程中，对所述基底顶部以及源漏掺杂层131顶部起到保护作用。
44.本实施例中，所述刻蚀停止层211的材料包括氮化硅，所述氮化硅具有较高的硬度，有利于确保刻蚀停止层211在工艺制程中对其他膜层的保护作用。
45.所述侧墙层221用于在形成所述空气隙侧墙611的过程中，对层间介质层起到保护作用，从而减小形成空气隙侧墙611的制程对层间介质层的影响。
46.本实施例中，所述侧墙层221的侧壁和所述刻蚀停止层211的侧壁相对设置，且所述侧墙层221与所述刻蚀停止层211和基底围成沟槽，用于为所述空气隙侧墙611提供空间位置。
47.本实施例中，所述侧墙层221还延伸覆盖所述基底顶部的刻蚀停止层211，且所述由所述侧墙层221与所述刻蚀停止层211围成，则所述沟槽底部具有较好的密封性。
48.本实施例中，所述侧墙层221为单层结构，侧墙层221的材料包括氮化硅或低k介质材料。在其他实施例中，所述侧墙层还可以为叠层结构，侧墙层的材料还可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼中的一种或多种。
49.所述氮化硅的硬度较高，有利于增强所述侧墙层221的保护作用，采用所述低k介质材料有利于降低所述侧墙层221、刻蚀停止层211和空气隙侧墙611整体的介电常数。
50.本实施例中，所述半导体结构还包括：层间介质层141，位于所述沟槽和侧墙层221露出的基底上，所述层间介质层141覆盖所述侧墙层221的侧壁。
51.所述层间介质层141用于相邻器件之间起到隔离作用，所述层间介质层141还用于为所述空气隙侧墙611的形成提供平台基础。
52.所述层间介质层141的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
53.所述密封层701用于密封所述沟槽的顶部，密封层701作为空气隙侧墙611的顶部。
54.本实施例中，所述密封层701还覆盖所述层间介质层141的顶部，有利于加强所述密封层701对所述沟槽的密封效果。
55.本实施例中，所述密封层701的材料包括氮化硅、氧化硅、碳化硅和碳氮氧化硅中的一种或多种。所述氮化硅、氧化硅、碳化硅和碳氮氧化硅具有较高的致密性，从而具备较好的密封性能，且对于较小的间隙较难填充，有利于在密封沟槽顶部的同时，使所述密封层701和所述刻蚀停止层211和侧墙层221之间留有高度较大的空气隙侧墙611。
56.所述密封层701的厚度不能过大，也不能过小。如果所述密封层701的厚度过大，则所述密封层701容易挤压后续形成源漏插塞的工艺窗口，影响后续半导体结构的制程；如果所述密封层701的厚度过小，则影响了所述密封层的密封性，所述密封层701难以将所述沟槽完全密封，对所述半导体结构的性能有所影响。因此，本实施例中，所述密封层的厚度为2
纳米至5纳米。
57.空气隙侧墙611的介电常数较小，有利于减小栅极结构511和相邻源漏插塞之间的电容，从而提高所述半导体结构的性能。
58.本实施例中，所述刻蚀停止层211还延伸覆盖所述基底顶部，所述侧墙层221还延伸覆盖所述基底顶部的刻蚀停止层211，因此，所述空气隙侧墙611由所述侧墙层221、位于所述栅极结构511侧壁和基底上的刻蚀停止层211、以及所述密封层701围成。
59.本实施例中，沿平行于所述基底表面且垂直于所述栅极结构511侧壁的方向，所述空气隙侧墙611的宽度w(如图4所示)为3nm至8nm。
60.沿平行于所述基底表面且垂直于所述栅极结构511侧壁的方向，所述空气隙侧墙611的宽度w不能过大，也不能过小。如果所述空气隙侧墙611的宽度w过大，则容易占据所述栅极结构511侧部过多的空间，在所述半导体结构尺寸越来越小的发展历程中，难以提供过多的空间；如果所述空气隙侧墙611的宽度w过小，则所述空气隙侧墙611空间过小，难以达到降低所述栅极结构511和相邻源漏插塞之间侧墙的介电常数的工艺需求，导致降低栅极结构511和相邻源漏插塞之间的电容的效果相应变差，难以提高所述半导体结构的性能，而且，所述空气隙侧墙611是通过形成牺牲层占据空间，再去除所述牺牲层形成的，所述空气隙侧墙611的宽度过小，则所述牺牲层的宽度过小，增加了形成所述牺牲层的难度，同时，去除所述牺牲层时，也增加了去除所述牺牲层的难度。因此，本实施例中，沿平行于所述基底表面且垂直于所述栅极结构511侧壁的方向，所述空气隙侧墙611的宽度w为3nm至8nm。
61.需要说明的是，在实际工艺过程中，在保证刻蚀停止层211和侧墙层221的完整性的情况下，可以适当增大空气隙侧墙611的空间。例如，可以适当减小刻蚀停止层211和侧墙层221的宽度，并适当增大空气隙侧墙611的宽度。
62.本实施例中，所述空气隙侧墙611的高度h(如图4所示)为至
63.所述空气隙侧墙611的高度h不能过大，也不能过小。所述空气隙侧墙611的高度h根据所述栅极结构511的高度而定，如果所述空气隙侧墙611的高度h过大，则所述栅极结构511的高度过大，所述栅极结构511难以达到满足工艺需求的高度，从而影响所述栅极结构511的性能，进而影响所述半导体结构的性能；如果所述空气隙侧墙611的高度h过小，则所述栅极结构511的高度过小，所述栅极结构511难以达到满足工艺需求的高度，从而影响所述栅极结构511的性能，进而影响所述半导体结构的性能，同时，导致所述空气隙侧墙611空间过小，难以达到降低所述栅极结构511和相邻源漏插塞之间侧墙的介电常数的工艺需求，导致降低栅极结构511和相邻源漏插塞之间的电容的效果相应变差，难以提高所述半导体结构的性能。因此，本实施例中，所述空气隙侧墙611的高度h为至
64.相应的，本发明实施例还提供一种半导体结构的形成方法。
65.图5至图17是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
66.参考图5，提供基底(未标示)，所述基底上形成有伪栅结构110。
67.所述基底为所述半导体结构的形成工艺提供工艺操作基础。其中，半导体结构包括平面晶体管、鳍式场效应晶体管或全包围栅极晶体管。
68.本实施例中，以半导体结构为鳍式场效应晶体管为例，所述基底包括衬底100以及凸出于衬底100的鳍部160。衬底100的材料为硅，在其他实施例中，衬底的材料还可以为锗、
锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。作为一种示例，鳍部160的材料和衬底100的材料相同。
69.在其他实施例中，所述基底还可以包括衬底、以及凸立于所述衬底的底部鳍部，所述基底还包括悬置于所述底部鳍部上方的沟道层结构，所述沟道层结构包括一个或多个相间隔的沟道层。
70.所述伪栅结构110用于为后续形成的栅极结构占据空间位置。
71.所述伪栅结构110可以为单层结构或叠层结构，所述伪栅结构110的材料包括无定形硅和多晶硅的一种或两种。在其他实施例中，所述伪栅结构的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、谈氮化硅、碳氮氧化硅或非晶碳。
72.本实施例中，所述伪栅结构110为单层结构，所述伪栅结构110的材料为无定形硅。无定形硅不具有晶向，因此，对无定形硅的刻蚀速率均一性和刻蚀效果均一性较佳，从而提高后续对所述伪栅结构110的去除效果。
73.本实施例中，所述伪栅结构110顶部还形成有硬掩模层120，用于在形成伪栅结构110的工艺制程中起到刻蚀掩膜的作用。
74.本实施例中，硬掩模层120为介电材料。具体地，所述硬掩模层120的材料包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。作为一种示例，所述硬掩模层120的材料为氮化硅。
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75.继续参考图5，在所述伪栅结构110两侧的基底内形成源漏掺杂层130。
76.所述源漏掺杂层130用于作为晶体管的源区或漏区。具体地，所述源漏掺杂层130的掺杂类型与相对应的晶体管的沟道导电类型相同。
77.后续制程中，还需要在所述源漏掺杂层130上方形成与所述源漏掺杂层130电连接的源漏插塞。
78.继续参考图5，形成所述源漏掺杂层130之后，在所述伪栅结构110的侧壁上形成刻蚀停止层210。
79.所述刻蚀停止层210用于在形成源漏插塞的工艺制程中起到刻蚀停止作用，从而降低源漏掺杂层130受到过刻蚀的概率，同时，后续形成栅极结构后以替换伪栅结构110，位于栅极结构侧壁的刻蚀停止层210还用于在形成空气隙侧墙的过程中，对所述栅极结构侧壁起到保护作用。
80.本实施例中，所述刻蚀停止层210还延伸覆盖所述基底顶部和源漏掺杂层130顶部，用于后续在形成空气隙侧墙的过程中，对所述基底顶部以及源漏掺杂层130顶部起到保护作用。
81.本实施例中，所述刻蚀停止层210的材料包括氮化硅，所述氮化硅具有较高的硬度，有利于确保刻蚀停止层210在工艺制程中对其他膜层的保护作用。
82.结合参考图6至图10，在所述刻蚀停止层210侧壁形成牺牲层310(如图10所示)。
83.所述牺牲层310用于为后续形成空气隙侧墙占据空间位置。
84.本实施例中，在所述刻蚀停止层210侧壁形成牺牲层310的步骤中，所述牺牲层310形成于位于所述基底顶部的刻蚀停止层210上，从而在后续去除所述牺牲层310形成空气隙侧墙的过程中，减小对所述基底的损伤。
85.本实施例中，在所述刻蚀停止层210侧壁形成牺牲层310的步骤中，所述牺牲层310的顶部低于所述伪栅结构220的顶部。
86.如果所述牺牲层310的顶部等于或高于所述伪栅结构220的顶部，则在后续去除伪栅结构220进行平坦化的制程中，容易将所述牺牲层310的顶部露出，并对所述牺牲层310造成损伤、以及掺入不必要的杂质，之后形成栅极结构时，容易将所述栅极结构的材料填入牺牲层310所在的空间中，进而对去除牺牲层310形成空气隙侧墙造成影响。因此，本实施例中，所述牺牲层310的顶部低于所述伪栅结构220的顶部。
87.本实施例中，沿平行于所述基底表面且垂直于所述伪栅结构110侧壁的方向，所述牺牲层310的宽度w(如图10所示)为3nm至8nm。
88.沿平行于所述基底表面且垂直于所述伪栅结构110侧壁的方向，所述牺牲层310的宽度w不能过大，也不能过小。如果所述牺牲层310的宽度w过大，则容易占据所述伪栅结构110侧部过多的空间，在所述半导体结构尺寸越来越小的发展历程中，难以提供过多的空间；如果所述牺牲层310的宽度w过小，则后续形成的空气隙侧墙空间过小，难以达到降低所述栅极结构和相邻源漏插塞之间侧墙的介电常数的工艺需求，导致降低栅极结构和相邻源漏插塞之间的电容的效果相应变差，难以提高所述半导体结构的性能，而且，所述牺牲层310的宽度过小，增加了形成所述牺牲层310的难度，同时，后续去除所述牺牲层310时，也增加了去除所述牺牲层310的难度。因此，本实施例中，沿平行于所述基底表面且垂直于所述伪栅结构110侧壁的方向，所述牺牲层310的宽度w为3nm至8nm。
89.需要说明的是，由于所述牺牲层310易于被去除，因此，在实际工艺过程中，在保证刻蚀停止层210和侧墙层的完整性的情况下，可以适当增大所述牺牲层310的宽度，从而增大后续形成的空气隙侧墙的空间。例如，可以适当减小刻蚀停止层210和侧墙层的宽度，并适当增大牺牲层310的宽度。
90.本实施例中，所述牺牲层310的高度h(如图10所示)为至
91.所述牺牲层310的高度h不能过大，也不能过小。如果所述牺牲层310的高度h过大，则在后续去除伪栅结构220进行平坦化的制程中，容易将所述牺牲层310的顶部露出，并对所述牺牲层310造成损伤、以及掺入不必要的杂质，之后形成栅极结构时，容易将所述栅极结构的材料填入牺牲层310所在的空间中，进而对去除牺牲层310形成空气隙侧墙造成影响；如果所述牺牲层310的高度h过小，则后续形成的所述空气隙侧墙空间过小，难以达到降低栅极结构和相邻源漏插塞之间侧墙的介电常数的工艺需求，导致降低栅极结构和相邻源漏插塞之间的电容的效果相应变差，难以提高所述半导体结构的性能，而且，后续需要在对栅极结构进行平坦化处理的过程中露出所述牺牲层310，以便于去除所述牺牲层310，如果所述牺牲层310的高度h过小，则在平坦化处理的过程中难以露出所述牺牲层310的顶部，从而后续难以去除所述牺牲层310而形成空气隙侧墙。因此，本实施例中，所述牺牲层310的高度h为至
92.本实施例中，所述牺牲层310的材料选取为：所述牺牲层310的材料与所述刻蚀停止层210的材料的刻蚀选择比大于或等于100:1。
93.所述牺牲层310的材料与所述刻蚀停止层210的材料的刻蚀选择比不能过小。如果所述牺牲层310的材料与所述刻蚀停止层210的材料的刻蚀选择比过小，则后续去除所述牺牲层310时，容易损伤所述刻蚀停止层210，甚至因损伤过大而刻穿所述刻蚀停止层210，进
而引起栅极损伤问题(例如，损伤金属栅极结构)。因此，本实施例中，所述牺牲层310的材料与所述刻蚀停止层210的材料的刻蚀选择比大于或等于100:1。
94.本实施例中，所述牺牲层310的材料包括无定形硅或氧化硅。
95.所述无定形硅或氧化硅硬度较软，易于去除，且与所述刻蚀停止层210的材料氮化硅具有较大的刻蚀选择比，有利于后续去除所述牺牲层310的过程中，减小对所述刻蚀停止此210的损伤。
96.具体地，参考图6和图7，形成所述牺牲层310的步骤包括：形成覆盖所述刻蚀停止层210侧壁的初始牺牲层300(如图7所示)。
97.形成所述初始牺牲层300用于为形成所述牺牲层310做准备。
98.本实施例中，所述初始牺牲层300的材料包括无定形硅或氧化硅，用于直接形成所述牺牲层310。
99.参考图6，形成所述初始牺牲层300的步骤包括：形成保形覆盖所述基底、刻蚀停止层210和伪栅结构110的牺牲材料层200。
100.形成所述牺牲材料层200用于为形成所述初始牺牲层300做准备。
101.本实施例中，采用炉管沉积工艺或化学气相沉积工艺形成所述牺牲材料层200。
102.采用炉管沉积工艺或化学气相沉积工艺形成的所述牺牲材料层200较为疏松，有利于后续去除形成的所述牺牲层310，也就是说，提高了所述牺牲层310和其他膜层(例如，刻蚀停止层210)的去除选择比，使得在去除所述牺牲层310的过程中，减少对其他膜层的损伤，从而降低去除所述牺牲层310的工艺引起栅极损伤问题的概率，有利于提高所述半导体结构的工作性能。
103.需要说明的是，采用炉管沉积工艺或化学气相沉积工艺形成所述牺牲材料层200的工艺温度不宜过高，以减小形成所述牺牲材料层200的过程中，过高温度对半导体结构其他部分的不良影响。
104.本实施例中，所述牺牲材料层200的材料包括无定形硅或氧化硅，用于直接形成所述初始牺牲层300。
105.参考图7，去除位于所述伪栅结构110顶部和基底顶部的牺牲材料层200，保留位于所述刻蚀停止层210侧壁的牺牲材料层200作为初始牺牲层300。
106.去除位于所述伪栅结构110顶部和基底顶部的牺牲材料层200，用于形成所述初始牺牲层300。
107.本实施例中，采用干法刻蚀工艺去除位于所述伪栅结构110顶部和基底顶部的牺牲材料层200。
108.所述干法刻蚀工艺具有各向异性刻蚀的特性，因此通过选取干法刻蚀工艺，有利于减小对所述刻蚀停止层210侧壁的牺牲材料层200的损伤，同时，所述干法刻蚀更具刻蚀方向性，有利于提高形成的所述初始牺牲层300的形貌质量和尺寸精度。
109.结合参考图8至图10，去除部分高度的所述初始牺牲层300，使得剩余所述初始牺牲层300的顶部低于所述伪栅结构110的顶部，保留剩余所述初始牺牲层300作为牺牲层310。
110.去除部分高度的所述初始牺牲层300，用于形成适当高度的所述牺牲层310。
111.本实施例中，采用干法刻蚀工艺去除部分高度的所述初始牺牲层300。
112.所述干法刻蚀工艺具有各向异性刻蚀的特性，因此通过选取干法刻蚀工艺，有利于减小对所述刻蚀停止层210的损伤，同时，所述干法刻蚀更具刻蚀方向性，有利于提高形成的所述牺牲层310的形貌质量和尺寸精度。
113.具体地，参考图8，去除部分高度的所述初始牺牲层300的步骤包括：在所述基底上形成掩膜层400，所述掩膜层400覆盖所述初始牺牲层300。
114.所述掩膜层400用于作为去除部分高度的所述初始牺牲层300的刻蚀掩膜。
115.本实施例中，所述掩膜层400为单层结构，所述掩膜层400的材料为旋涂碳(spin on carbon，soc)材料。旋涂碳通过旋涂工艺所形成，工艺成本较低；而且，通过采用旋涂碳，有利于提高所述平坦化层的顶面平整度，从而后续去除部分高度的所述掩膜层400后，有利于提高剩余掩膜层400的顶面平坦度，进而提高后续牺牲层310的高度均一性。
116.参考图9，去除部分高度的所述掩膜层400，露出所述初始牺牲层300的部分侧壁。
117.去除部分高度的所述掩膜层400，用于定义形成所述牺牲层310的高度。
118.继续参考图9，去除部分高度的所述掩膜层400后，去除剩余所述掩膜层400露出的所述初始牺牲层300。
119.以剩余所述掩膜层400为刻蚀掩膜去除露出的所述初始牺牲层300，有利于精准控制形成的所述牺牲层310的高度，并且在去除露出的所述初始牺牲层300的过程中，减小对其他膜层的损伤。
120.参考图10，去除剩余所述掩膜层400露出的所述初始牺牲层300之后，还包括：去除所述掩膜层400。
121.去除所述掩膜层400，用于为后续制程做准备。
122.参考图11，在所述牺牲层310侧壁形成覆盖所述牺牲层310的侧墙层220。
123.所述侧墙层220用于保护后续形成的栅极结构的侧壁，所述侧墙层220还用于在后续形成所述空气隙侧墙的过程中，对后续形成的层间介质层起到保护作用，从而减小形成空气隙侧墙的制程对层间介质层的影响。
124.本实施例中，在所述牺牲层310侧壁形成覆盖所述牺牲层310的侧墙层220的步骤中，所述侧墙层220形成于所述基底顶部的刻蚀停止层210上，则后续形成的空气隙侧墙底部由所述侧墙层220和刻蚀停止层210围成，使得空气隙侧墙底部具有较好的密封性。
125.本实施例中，在所述牺牲层310侧壁形成覆盖所述牺牲层310的侧墙层220的步骤中，所述侧墙层220覆盖所述牺牲层310的侧壁和顶部，并延伸覆盖所述牺牲层310露出的刻蚀停止层210侧壁，有利于后续去除所述伪栅结构110的过程中，侧墙层220覆盖所述牺牲层310的顶部，使得所述牺牲层310不会露出，减小对所述牺牲层310的损伤。
126.本实施例中，采用原子层沉积工艺形成所述侧墙层220。
127.采用原子层沉积工艺形成的所述侧墙层220的厚度均匀性好，且具有良好的台阶覆盖(step coverage)能力，使得所述侧墙层220能够很好地保形覆盖所述牺牲层310的侧墙层220。
128.本实施例中，所述牺牲层310和侧墙层220的材料选取为：所述牺牲层310的材料与所述侧墙层220的材料的刻蚀选择比大于或等于100:1。
129.所述牺牲层310的材料与所述侧墙层220的材料的刻蚀选择比不能过小。如果所述牺牲层310的材料与所述侧墙层220的材料的刻蚀选择比过小，则后续去除所述牺牲层310
时，容易损伤所述侧墙层220，甚至损伤过大而刻穿所述侧墙层220，而损伤后续在相邻侧墙层220侧壁形成的层间介质层。因此，本实施例中，所述牺牲层310的材料与所述侧墙层220的材料的刻蚀选择比大于或等于100:1。
130.本实施例中，侧墙层220为单层结构，侧墙层220的材料为氮化硅或低k介质材料。在其他实施例中，所述侧墙还可以为叠层结构，侧墙的材料还可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
131.所述氮化硅的硬度较高，有利于增强所述侧墙层221的保护作用，采用所述低k介质材料有利于降低所述侧墙层221、刻蚀停止层211和空气隙侧墙611整体的介电常数。
132.结合参考图12和图13，形成所述侧墙层220后，去除所述伪栅结构110，形成由所述刻蚀停止层210和基底围成的栅极开口150。
133.所述栅极开口150用于为后续形成栅极结构提供空间位置。
134.参考图12，形成所述侧墙层220之后，形成所述栅极开口150之前，还包括：在所述基底上形成覆盖所述伪栅结构110的层间介质层140。
135.所述层间介质层140用于相邻器件之间起到隔离作用，所述层间介质层140还用于为后续形成空气隙侧墙提供平台基础。
136.所述层间介质层140的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
137.本实施例中，所述形成方法还包括：对所述层间介质层140进行平坦化处理，露出所述伪栅结构110顶部，为去除所述伪栅结构110做准备。
138.本实施例中，形成所述侧墙层220的步骤中，所述侧墙层220保形覆盖所述牺牲层310侧壁、伪栅结构110顶部和基底，则本实施例中，所述层间介质层140覆盖所述侧墙层220。
139.因此，本实施例中，对所述层间介质层140进行平坦化处理的步骤中，还对所述侧墙层220进行所述平坦化处理。
140.对所述侧墙层220进行所述平坦化处理，去除位于所述伪栅结构110顶部的侧墙层220、以及位于所述伪栅结构110顶部的硬掩膜层120，露出所述伪栅结构110的顶部。
141.结合参考图14和图15，在所述栅极开口150中形成栅极结构510，所述栅极结构510露出所述牺牲层310的顶部。
142.所述栅极结构510用于控制所述晶体管的沟道的开启或关断。
143.本实施例中，所述栅极结构510包括栅介质层520、以及位于所述栅介质层520上的栅电极层540。
144.所述栅介质层520用于隔离栅电极层540和沟道。本实施例中，所述栅介质层520的材料包括hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro、al2o3、sio2和la2o3中的一种或多种。
145.所述栅电极层540用于将金属栅极结构的电性引出。本实施例中，所述栅电极层的材料包括tin、tan、ta、ti、tial、w、al、tisin和tialc中的一种或多种。
146.本实施例中，所述栅极结构510包括金属栅极结构。相应的，所述栅介质层520包括高k栅介质层(图未示)，所述栅极结构510还包括位于栅介质层520和栅电极层540之间的功函数层530。
147.所述高k栅介质层的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层的材料可以选自hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。作为一种示例，所述高k栅介质层的材料为hfo2。
148.功函数层530用于调节所形成晶体管的阈值电压。对于pmos晶体管，所述功函数层530为p型功函数层，p型功函数层的材料包括tin、tan、tasin、taaln和tialn中的一种或几种；对于nmos晶体管，功函数层530为n型功函数层，n型功函数层的材料包括tial、mo、mon、aln和tialc中的一种或几种。
149.在另一些实施例中，根据工艺需求，所述栅极结构也可以为多晶硅栅结构等其他类型的栅极结构。
150.所述栅极结构510露出所述牺牲层310的顶部，为后续去除所述牺牲层310做准备。
151.具体地，参考图14，形成所述栅极结构510的步骤包括：在所述栅极开口150中形成栅极材料层500，所述栅极材料层500覆盖所述刻蚀停止层210和侧墙层220的顶部。
152.所述栅极材料层500用于直接形成所述栅极结构510。
153.参考图15，以所述牺牲层310的顶部作为停止位置，对所述栅极材料层500、刻蚀停止层210和侧墙层220进行平坦化处理，去除高于所述牺牲层310顶部的所述栅极材料层500、刻蚀停止层210和侧墙层220，形成所述栅极结构510，并露出所述牺牲层310的顶部。
154.以所述牺牲层310的顶部作为停止位置，对所述栅极材料层500、刻蚀停止层210和侧墙层220进行平坦化处理，有利于露出所述牺牲层310的同时，使得后续形成的所述空气隙侧墙的空间最大化。
155.需要说明的是，以所述牺牲层310的顶部作为停止位置，平坦化所述栅极材料层500，形成栅极结构510，则在形成所述牺牲层310的步骤中，所述牺牲层310的高度值需要同时考虑与满足工艺需求的栅极结构510的高度相近，从而在露出所述牺牲层310的同时，形成高度满足工艺需求的栅极结构510。
156.参考图16，形成所述栅极结构510之后，去除所述牺牲层310，形成由所述刻蚀停止层210、侧墙层220和基底围成的沟槽600。
157.所述沟槽600用于为后续形成空气隙侧墙提供空间位置。
158.本实施例中，所述牺牲层310形成于位于所述基底顶部的刻蚀停止层210上，所述侧墙层220形成于所述基底顶部的刻蚀停止层210上，因此，形成所述沟槽600的步骤中，所述沟槽600由所述刻蚀停止层210和侧墙层220围成。
159.本实施例中，采用各向同性的干法刻蚀工艺去除所述牺牲层310。
160.所述各向同性的刻蚀工艺有利于将所述牺牲层310去除干净。
161.本实施例中，所述各向同性的刻蚀工艺包括certas刻蚀工艺或siconi刻蚀工艺。
162.所述certas刻蚀工艺或siconi刻蚀工艺具有较好的各向同性特性，有利于去除干净所述牺牲层310，且所述certas刻蚀工艺或siconi刻蚀工艺对于所述牺牲层310和所述侧墙层220具有较好的刻蚀选择比，同时对于牺牲层310和所述刻蚀停止层210具有较好的刻蚀选择比。
163.本实施例中，所述各向同性的刻蚀工艺为certas刻蚀工艺，所述certas刻蚀工艺的刻蚀气体包括hf气体。
164.所述hf气体为半导体领域中用于刻蚀所述氧化硅材料较为常用的气体，所述hf气体对于氧化硅材料和其他材料更具刻蚀选择比，通过采用hf气体能够提高certas刻蚀工艺的工艺兼容性。
165.在其他实施例中，也可以采用湿法刻蚀工艺去除所述牺牲层。
166.参考图17，在所述栅极结构510顶部形成密封层700，所述密封层700还密封所述沟槽600的顶部，形成由所述刻蚀停止层210、侧墙层220、密封层700和基底围成的空气隙侧墙610。
167.空气的介电常数小于介质材料的介电常数，因此，本发明实施例形成的所述空气隙侧墙610相比于现有技术中栅极结构的侧墙，具有更低的介电常数，同时，当所述侧墙层220采用氮化硅的材料时，虽然所述氮化硅的介电常数略高于低k介质材料的介电常数，但是空气的介电常数远小于低k介质材料的介电常数，因此所述侧墙层220与所述空气隙侧墙610的组合的介电常数依然低于现有技术中低k介质材料的侧墙的介电常数，在所述栅极结构510之间距离越来越小，相邻栅极结构510与源漏插塞之间的寄生电容值越来越大的形势下，在栅极结构510的侧壁位置处引入空气隙侧墙610，有效降低相邻栅极结构510与源漏插塞之间的寄生电容，从而降低栅极结构510与源漏插塞之间的电容耦合，进而减少功耗并提高器件的运行速度，从而提高所述半导体结构的性能。
168.所述密封层700用于密封所述沟槽600，形成空气隙侧墙610，密封层700作为空气隙侧墙610的顶部。
169.本实施例中，所述沟槽600由所述刻蚀停止层210和侧墙层220围成，因此，在所述栅极结构510顶部形成密封层700后，形成由所述刻蚀停止层210、侧墙层220和密封层700围成的空气隙侧墙610。
170.本实施例中，采用化学气相沉积工艺形成所述密封层700。
171.所述化学气相沉积工艺的填充能力不会太高，且工艺稳定性较高，有利于将沟槽600的顶部密封住，并形成高度符合工艺需求的空气隙侧墙610。
172.本实施例中，所述密封层700还覆盖所述层间介质层140的顶部，有利于加强所述密封层700对所述沟槽600的密封效果。
173.本实施例中，所述密封层700的材料包括氮化硅、氧化硅、碳化硅和碳氮氧化硅中的一种或多种。所述氮化硅、氧化硅、碳化硅和碳氮氧化硅具有较高的致密性，从而具备较好的密封性能，且对于较小的间隙较难填充，有利于在密封沟槽600顶部的同时，使所述密封层700和所述刻蚀停止层210和侧墙层220之间留有高度较大的空气隙侧墙610。
174.所述密封层700的厚度不能过大，也不能过小。如果所述密封层700的厚度过大，则所述密封层700容易挤压后续形成源漏插塞的工艺窗口，影响后续半导体结构的制程；如果所述密封层700的厚度过小，则影响了所述密封层的密封性，所述密封层700难以将所述沟槽600完全密封，对形成所述空气隙侧墙610产生不良影响，从而影响所述半导体结构的性能。因此，本实施例中，所述密封层的厚度为2纳米至5纳米。
175.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。