半导体结构及其制备方法与流程

1.本技术涉及半导体制造技术领域，特别是涉及一种半导体结构及其制备方法。


背景技术：

2.目前，在半导体器件中，通常是通过在金属层上的介质层内形成通孔（via）并填充导电材料，进而形成接触结构来实现层间电连接的。
3.然而，在填充过程中，容易在填充的导电材料中形成空洞（void），空洞会增加接触结构的电阻及电阻-电容延迟（rc delay），从而使得半导体器件的生产良率及使用可靠性降低，影响半导体器件的电学性能。
4.因此，如何在填充通孔的过程中避免产生空洞是当前亟待解决的问题。


技术实现要素：

5.基于此，本技术根据一些实施例，提供了一种半导体结构及其制备方法，可以避免在填充通孔的过程中产生空洞，提高半导体结构的生产良率及使用可靠性，以确保半导体结构的电学性能。
6.为了实现上述目的，一方面，本技术提供一种半导体结构的制备方法，包括：提供衬底，所述衬底正面形成有待蚀刻层；于所述待蚀刻层内形成通孔；于所述衬底背面形成应力调节层，以使所述衬底及所述待蚀刻层向背离所述应力调节层的一侧弯曲，并使所述通孔孔口的孔径变大；于所述通孔内形成填充层。
7.在一些实施例中，所述于所述通孔内形成填充层之后，还包括：去除所述应力调节层。
8.在一些实施例中，采用湿法刻蚀工艺去除所述应力调节层。
9.在一些实施例中，所述于所述衬底背面形成应力调节层之前，还包括：形成阻挡层，所述阻挡层至少覆盖所述通孔的侧壁；所述于所述通孔内形成填充层，还包括：形成覆盖所述阻挡层且填充所述通孔的所述填充层。
10.在一些实施例中，所述衬底正面还形成有位于所述衬底与所述待蚀刻层之间的导电层；所述于所述待蚀刻层内形成通孔之后，所述通孔暴露出所述导电层；所述形成阻挡层之后，所述阻挡层与所述导电层相连接。
11.在一些实施例中，所述应力调节层的形成厚度与所述衬底及所述待蚀刻层的弯曲度正相关。
12.在一些实施例中，所述应力调节层的厚度小于10000
å
。
13.在一些实施例中，所述应力调节层包括氧化硅层、氮化硅层和氮化镓层中的至少
一层。
14.在一些实施例中，所述通孔的深宽比大于或等于10∶1。
15.另一方面，本技术还提供一种半导体结构，所述半导体结构采用如前述任一实施例所述的半导体结构的制备方法制备而得。
16.本技术的半导体结构及其制备方法，至少具有如下有益效果：本技术的半导体结构的制备方法，在衬底背面形成应力调节层，简单且易于实施。应力调节层与衬底材质不同，因此存在晶格失配（也称位错）。在形成应力调节层的过程中，与衬底间的晶格失配使应力调节层中产生应力，使衬底及待蚀刻层在应力作用下向背离应力调节层的一侧弯曲，即：以其中部向背离应力调节层一侧拱起的形貌发生弯曲，从而使通孔孔口的孔径变大。通孔孔口的孔径变大能够便于向通孔内填入填充材料以形成填充层，避免通孔开口部的填充材料过早封口而导致形成的填充层内产生空洞，从而提升填充层的成形质量及性能。如此，本技术的半导体结构的制备方法可以提升填充层的生产良率及使用可靠性，进而利于确保半导体结构的电学性能，以提高半导体结构的生产良率及使用可靠性。
17.本技术的半导体结构，采用前述实施例所述的半导体结构的制备方法制备而得，故而前述半导体结构的制备方法所能实现的技术效果，所述半导体结构均能实现，此处就不再赘述。
附图说明
18.为了更清楚地说明本技术实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
19.图1为本技术一些实施例中半导体结构的制备方法的流程示意图；图2为本技术一些实施例提供的半导体结构的制备方法中，步骤s200所得结构的截面结构示意图；图3为本技术一些实施例提供的半导体结构的制备方法中，步骤s300所得结构的截面结构示意图；图4为本技术一些实施例提供的半导体结构的制备方法中，步骤s400所得结构的截面结构示意图；图5为本技术一些实施例提供的半导体结构的制备方法所得结构的截面结构示意图；图5亦为本技术一些实施例提供的半导体结构的截面结构示意图；图6为本技术一些实施例提供的半导体结构的制备方法中，形成阻挡层之后所得结构的截面结构示意图；图7为本技术一些实施例提供的半导体结构的制备方法中，形成阻挡层且通孔孔口的孔径变大之后所得结构的截面结构示意图；图8为本技术一些实施例提供的半导体结构的制备方法中，形成阻挡层且形成填充层之后所得结构的截面结构示意图；图9为本技术另一些实施例提供的半导体结构的制备方法所得结构的截面结构示
意图；图9亦为本技术另一些实施例提供的半导体结构的截面结构示意图；图10为本技术一些实施例提供的半导体结构的制备方法中，衬底及待蚀刻层对应弧度和弯曲度的示意图。
20.附图标记说明：100、衬底；200、待蚀刻层；210、第一介质层；220、第二介质层；230、第三介质层；300、通孔；400、应力调节层；500、填充层；600、阻挡层；700、导电层。
具体实施方式
21.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的首选实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术的公开内容更加透彻全面。
22.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
23.应当明白，当元件或层被称为“与
…
相连接”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本技术教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一介质层称为第二介质层，且类似地，可以将第二介质层称为第一介质层；第一介质层与第二介质层为不同的介质层。
24.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
25.这里参考作为本技术的理想实施例（和中间结构）的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本技术的实施例不应当局限于在此所示的特定形状，而是包括由于例如制造技术导致的形状偏差，图中显示的形状实质上是示意性的，它们的形状并不表示器件的实际形状，且并不限定本技术的范围。
26.本技术根据一些实施例，提供一种半导体结构的制备方法。
27.请参阅图1，在一些实施例中，半导体结构的制备方法可以包括如下的步骤：s100：提供衬底，衬底正面形成有待蚀刻层。
28.s200：于待蚀刻层内形成通孔。
29.s300：于衬底背面形成应力调节层，以使衬底及待蚀刻层向背离应力调节层的一侧弯曲，并使通孔孔口的孔径变大。
30.s400：于通孔内形成填充层。
31.上述半导体结构的制备方法，在衬底背面形成应力调节层，简单且易于实施。应力调节层与衬底材质不同，因此存在晶格失配（也称位错）。在形成应力调节层的过程中，与衬底间的晶格失配使应力调节层中产生应力，使衬底及待蚀刻层在应力作用下向背离应力调节层的一侧弯曲，即：以其中部向背离应力调节层一侧拱起的形貌发生弯曲，从而使通孔孔口的孔径变大。通孔孔口的孔径变大能够便于向通孔内填入填充材料以形成填充层，避免通孔开口部的填充材料过早封口而导致通孔侧壁覆盖不良或形成的填充层内产生空洞，从而提升填充层的成形质量及性能。如此，本技术的半导体结构的制备方法可以提升填充层的生产良率及使用可靠性，进而利于确保半导体结构的电学性能，以提高半导体结构的生产良率及使用可靠性。
32.以下请结合图2至图10理解本技术的一些实施例。
33.请参阅图2，在步骤s100中，提供衬底100，衬底100正面形成有待蚀刻层200。
34.本技术对于衬底100的材质并不做具体限定。作为示例，衬底100的材质可以包括硅（si）衬底、蓝宝石衬底、玻璃衬底、碳化硅（sic）衬底、氮化镓（gan）衬底或砷化镓（gaas）衬底等等中的任意一种或几种；也可以包括绝缘体上硅（silicon-on-insulator，简称soi）或绝缘体上锗（germanium-on-insulator，简称goi）等等中的任意一种。
35.请继续参阅图2，在一些实施例中，衬底100正面还可以形成有位于衬底100与待蚀刻层200之间的导电层700。
36.可以理解，当衬底100与待蚀刻层200之间形成有导电层700时，后续在通孔300形成的填充层500可以作为用于实现电连接的互连结构。
37.本技术对于导电层700的材质并不做具体限定。作为示例，导电层700的材质可以包括但不仅限于镍硅化物（nisi）层。nisi 是常用于半导体器件（例如，金属-氧化物半导体场效应晶体管mosfet）的纳米级尺寸金属结构材料。
38.在一些实施例中，可以向镍硅化物（nisi）层中加入铂（pt）。
39.上述半导体结构的制备方法，通过向镍硅化物层中加入铂，可以在高温环境中稳定nisi，避免其转化为导电性较低的nisi2相。
40.本技术对于待蚀刻层200的结构和材质均不做具体限定。
41.请继续参阅图2，在一些实施例中，待蚀刻层200可以包括由下至上叠置的第一介质层210、第二介质层220及第三介质层230。
42.本技术对于第一介质层210、第二介质层220及第三介质层230的材质也均不做限定。
43.在一些实施例中，第一介质层210的材质可以包括但不仅限于氮化硅（sin）。氮化硅层具有较好的绝缘性和散热性，因此通过采用氮化硅材质的第一介质层210能够有利于制备应用于高温、大功耗、高功率环境的半导体结构。
44.在一些实施例中，第二介质层220可以包括但不仅限于采用高纵横比工艺（high aspect ratio process，简称harp）制备得到的氧化物层。
45.作为示例，所述氧化物层的材质可以包括但不仅限于氧化硅（sio2）。由于harp是通过热过程进行化学气相沉积而非等离子增强型化学气相沉积，因此可以避免因等离子体的轰击而导致对所得结构造成损坏。并且，harp可以使得形成的氧化物层显示有拉应力，从而能够更加贴合先前形成的其他膜层（例如，第一介质层210），进而与先前形成的其他膜层
具有很好的兼容性。
46.在一些实施例中，第三介质层230的材质可以包括但不仅限于硅酸乙酯（ethyl silicate，简称teos，是一种用四乙基正硅酸盐si(oc2h5)4为主要原料反应生成的材料）。
47.请继续参阅图2，在步骤s200中，于待蚀刻层200内形成通孔300。
48.请继续参阅图2，在一些实施例中，在步骤s200于待蚀刻层200内形成的通孔300，可以暴露出导电层700。
49.本技术对于通孔300的尺寸并不做具体限定。作为示例，通孔300的深宽比可以大于或等于10∶1；譬如，通孔300的深宽比可以为10∶1、12∶1、15∶1、20∶1或25∶1等等。
50.近年来，半导体器件的结构越来越复杂，复杂的半导体器件往往具有多层结构，这就导致所述多层结构中所形成的通孔300的深宽比往往非常大；并且随着半导体器件的几何外形越来越小，其主动表面上的组件尺寸亦随之变小，从而使得通孔300的直径也变得非常小，在微米级别甚至达到纳米级别。可以理解，对于高深宽比的通孔300，容易出现由于开口过早闭合而导致后续通孔300的侧壁覆盖不良或填入通孔300的填充层500内产生空洞。
51.然而，上述半导体结构的制备方法，可以通过使衬底100及待蚀刻层200在应力作用下产生弯曲，使高深宽比的通孔300孔口的孔径变大。高深宽比的通孔300孔口的孔径变大能够便于向高深宽比的通孔300内填入填充材料以形成填充层500，避免高深宽比的通孔300开口部的填充材料过早封口而导致形成的填充层500内产生空洞，有利于在高深宽比的通孔300中形成无空洞、高质量的填充层500。
52.请结合图2参阅图3，在步骤s300中，于衬底100背面形成应力调节层400，以使衬底100及待蚀刻层200向背离应力调节层400的一侧弯曲，并使通孔300孔口的孔径变大。
53.需要说明的是，在本技术中，通孔300孔口的孔径为通孔300孔口的直径。
54.本技术对于应力调节层400的厚度并不做具体限定。
55.在一些实施例中，应力调节层400的形成厚度与衬底100及待蚀刻层200的弯曲度（bow）正相关。应力调节层400的厚度可以根据对衬底100及待蚀刻层200弯曲度的实际需求进行适应性选择。
56.需要说明的是，衬底100的弯曲度是指衬底100中心的最高点与其两端最低点之间的距离。由于在本技术实施例中，待蚀刻层200形成于衬底100正面，且与衬底100紧密贴合，因此可以待蚀刻层200弯曲的程度应当与衬底100弯曲的程度相同，故衬底100的弯曲度同时也可以理解为待蚀刻层200的弯曲度。为了便于描述，以下将衬底100及待蚀刻层200的弯曲度简称为弯曲度。
57.在一些实施例中，应力调节层400的厚度小于10000
å
（埃米）。这样能够避免由于应力调节层400太厚，导致衬底100及待蚀刻层200弯曲度太大甚至断裂，从而能够提升制备方法的生产良率。
58.作为示例，应力调节层400厚度的取值范围可以为5000
å
~9000
å
。譬如，应力调节层400的厚度可以为5000
å
、6000
å
、7000
å
、8000
å
或9000
å
等等。
59.作为示例，应力调节层400厚度的取值范围可以为1000
å
~5000
å
。譬如，应力调节层400的厚度可以为1000
å
、2000
å
、3000
å
、4000
å
或5000
å
等等。
60.作为示例，应力调节层400厚度的取值范围可以为100
å
~1000
å
。譬如，应力调节层400的厚度可以为100
å
、200
å
、500
å
、800
å
或1000
å
等等。
61.作为示例，应力调节层400厚度的取值范围可以为10
å
~100
å
；譬如，应力调节层400的厚度可以为10
å
、20
å
、50
å
、80
åꢀ
或100
å
等等。
62.上述半导体结构的制备方法中，由于应力调节层400的厚度大于或等于10
å
，因此能够牵制衬底100及待蚀刻层200产生形变，将衬底100及待蚀刻层200拉弯至拱曲；同时，还确保不会与衬底100相互分离。并且，在上述半导体结构的制备方法中，由于应力调节层400的厚度小于或等于100
å
，可以缩减其形成过程中所需工艺时间，还可以缩减后续去除时的时间，从而能够提升制备方法的生产效率。
63.在一些实施例中，应力调节层400的厚度可以大于或等于衬底100厚度的0.1%。作为示例，应力调节层400的厚度可以为衬底100厚度的0.1%、0.2%、0.25%、0.3%或0.5%等等。
64.本技术对于应力调节层400的材质亦不做具体限定。作为示例，应力调节层400可以包括氮化硅层、氧化硅层、氮化镓（gan）层、氮化锌（zn3n2）层、氮化铝（ain）层或碳化硅（sic）层中的至少一层。
65.本技术对于形成应力调节层400的方式亦不做具体限定。
66.在一些实施例中，可以采用但不仅限于化学气相沉积（chemical vapor deposition，简称cvd）工艺在衬底100背面形成应力调节层400。如此，则可以通过控制化学气相沉积工艺过程中的沉积温度，对衬底100及待蚀刻层200的弯曲度进行更精准的调节，从而进一步确保半导体结构的电学性能，以进一步提高半导体结构的生产良率及使用可靠性。
67.请参阅图4，在步骤s400中，于通孔300内形成填充层500。
68.在一些实施例中，在步骤s400中形成的填充层500覆盖阻挡层600且填充通孔300。
69.本技术对于填充层500的材质并不做具体限定。作为示例，填充层500的材质可以包括但不限于铝（al）、钨（w）、钼（mo），钴（co）、钛（ti）和铂（pt）等等中的任意一种或几种。
70.请参阅图5，在一些实施例中，在步骤s400通孔300内形成填充层500之后，还可以包括去除应力调节层400的步骤。
71.可以理解，在去除应力调节层400之后，衬底100及待蚀刻层200由于失去应力作用，自发地变回平直状态。
72.本技术对于去除应力调节层400的方式并不做具体限定。作为示例，可以采用但不仅限于湿法刻蚀工艺去除应力调节层400。
73.在一些实施例中，可以使用但不仅限于磷酸（h3po4）对衬底100背面的应力调节层400进行湿法刻蚀，以去除应力调节层400。
74.请参阅图6，在一些实施例中，在步骤s300于衬底背面形成应力调节层之前，还可以包括形成阻挡层600的步骤。具体的，阻挡层600至少覆盖通孔300的侧壁。
75.可以理解，在本技术中，衬底100的正面与衬底100的背面为衬底100相对的两面。
76.上述半导体结构的制备方法中，通过在通孔300的侧壁形成阻挡层600，能够避免后续填入通孔300的填充材料与待蚀刻层200的相互扩散，进一步确保半导体结构的电学性能，以进一步提高半导体结构的生产良率及使用可靠性。
77.本技术对于阻挡层600的结构及材质均不做具体限定。例如，阻挡层600可以为单层结构或叠层结构。作为示例，阻挡层600的材质可以包括但不限于氮化钛（tin）、氮化钽（tan）或它们的组合的材料。
78.请继续参阅图6，在形成阻挡层600的过程中，通孔300的侧壁上容易形成悬突（overhang)，致使通孔300的开口过早闭合，这样的形貌最终将影响到后续填充层500的形成，导致形成的填充层500内产生空洞。
79.然而，在上述半导体结构的制备方法中，如图7至图8所示，即使通孔300的侧壁上形成悬突，由于在形成填充层500之前，已经使通孔300孔口的孔径变大了，因此通孔300的开口不会出现过早闭合的问题，有利于向通孔300内填入填充材料形成填充层500，从而能够避免通孔300的侧壁覆盖不良或因通孔300侧壁上形成悬突而导致填充层500内产生空洞，进一步确保半导体结构的电学性能，以进一步提高半导体结构的生产良率及使用可靠性。
80.请参阅图9，可选的，在上述半导体结构的制备方法中，在通孔300内形成填充层500之后，也可以包括去除应力调节层400的步骤。
81.在一些实施例中，阻挡层600覆盖通孔300的侧壁及通孔300的底部。请继续参阅图6至图9，在另一些实施例中，阻挡层600覆盖通孔300的侧壁、通孔300的底部及待蚀刻层200远离衬底100的表面。
82.请继续参阅图6至图9，在一些实施例中，由于在形成的通孔300之后，导电层700则被通孔300所暴露，使得后续形成的阻挡层600可以与导电层700相连接。
83.通过对本技术一些实施例进行多次实验，可以得到多组关于晶圆直径d、晶圆厚度及应力调节层400应力大小、弯曲度bow、弧长l、弧度
∂
，以及通孔300孔口孔径的变化比例之间对应关系的实验数据。其中，请结合图10理解，bow为图10中衬底100拱曲后衬底100中心的最高点与其两端最低点之间的距离，弧长l为图10中衬底100拱曲后表面形成的弧长，弧度
∂
为图10中衬底100所形成的弧度。
[0084]84.其中，r为弧长l所对应的圆的半径。
[0085]
请参阅表1，表1示出了直径d为300mm且厚度为750μm的晶圆在应力调节层两组不同应力作用下各实验数据的统计结果。
[0086]
表1可以看出，当应力调节层400产生的应力大小为300mpa时，能够使衬底100的平均弯曲度达到500μm，通孔300孔口孔径的平均变化比例能够达到0.098%。当应力调节层400产生的应力大小为1600mpa时，能够使衬底100的平均弯曲度达到1600μm，通孔300孔口孔径的平均变化比例能够达到0.3%。
[0087]
由此可见，本技术提供的半导体结构的制备方法，能够通过应力调节层400产生应
力，使衬底100及待蚀刻层200在应力作用下产生弯曲，从而使通孔300的孔口孔径有效变大。
[0088]
进一步的，在本技术实施例中，还可以根据对于通孔300孔口孔径变化比例的实际需求，得到目标弯曲度；而后，可以根据目标弯曲度的大小对应力调节层400的厚度进行适应性调整。
[0089]
本技术还根据一些实施例，提供一种半导体结构。
[0090]
请继续参阅图5或图9，在一些实施例中，半导体结构采用前述实施例所述的半导体结构的制备方法制备而得，故而前述半导体结构的制备方法所能实现的技术效果，所述半导体结构均能实现，此处就不再赘述。
[0091]
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
[0092]
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
[0093]
以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。