半导体器件的蜂窝布局的制作方法

1.本文所公开的主题涉及半导体器件、例如碳化硅(sic)功率器件，包括场晶体管(例如mosfet、dmosfet、umosfet、vmosfet等)、绝缘栅双极晶体管(igbt)、绝缘基mos控制晶闸管(ibmct)、结型场效应晶体管(jfet)和金属半导体场效应晶体管(mesfet)。


背景技术：

2.这一节旨在向读者介绍可与本公开的各个方面相关的领域的各个方面。在为读者提供背景信息以便于对本公开的各个方面的更好理解方面，本论述被认为是有帮助的。相应地，应当理解，要以此来阅读这些陈述，而不是认可现有技术。
3.功率转换装置广泛地用于现代电气系统，以将电力从一种形式转换成另一种形式供负载消耗。许多功率电子系统利用各种半导体器件和组件，例如晶闸管、二极管和各种类型的晶体管(例如，金属氧化物半导体场效应晶体管(mosfet)、结型栅场效应晶体管(jfet)、绝缘栅双极晶体管(igbt)和其他适当晶体管)。
4.具体对于高频、高电压和/或高电流应用，与对应硅(si)器件相比，利用宽带隙半导体(例如碳化硅(sic)、氮化铝(aln)、氮化镓(gan)等)的器件在高温操作、降低的导通电阻和较小的管芯大小方面可提供多个优点。相应地，宽带隙半导体器件向功率转换应用(包括例如配电系统(例如在电力网中)、发电系统(例如在太阳能和风力转换器中)以及消费产品(例如电动车辆、电器、电力供应装置等))提供优点。


技术实现要素：

5.在一实施例中，系统包括半导体器件单元，其设置在碳化硅(sic)半导体层的表面。半导体器件单元包括：漂移区，具有第一导电类型；阱区，具有第二导电类型，设置成与漂移区相邻；源区，具有第一导电类型，设置成与阱区相邻，沟道区，具有第二导电类型，设置成与源区相邻并且接近表面；以及体接触件区，具有第二导电类型，设置在阱区的一部分之上，其中体接触件区没有在半导体器件单元中居中。该器件单元包括分段源和体接触件(ssbc：segmented source and body contact)，其设置在表面的一部分之上，其中ssbc包括：体接触件部分，其设置在体接触件区之上；以及源接触件部分，设置成与体接触件区相邻并且在源区的一部分之上，其中源接触件部分没有完全包围ssbc的体接触件部分。
6.在一实施例中，系统包括蜂窝半导体器件布局，其具有设置在碳化硅(sic)半导体层的表面的多个半导体器件单元。多个蜂窝半导体器件单元各包括：漂移区，具有第一导电类型；阱区，具有第二导电类型，设置成与漂移区相邻；源区，具有第一导电类型，设置成与阱区相邻。各器件单元的阱区包括设置成接近表面的体接触件区，以及各器件单元的源区包括设置成接近表面并且接近体接触件区的源接触件区。多个蜂窝半导体器件单元各包括不对称分段源和体接触件(ssbc)，其设置在表面的一部分之上，其中，不对称ssbc包括设置在半导体器件单元的体接触件区之上的体接触件部分以及设置成与体接触件部分相邻并且在半导体器件单元的源接触件区之上的源接触件部分，其中不对称ssbc的源接触件部分
没有完全包围不对称ssbc的体接触件部分。
7.在一实施例中，一种制作在碳化硅(sic)半导体层的表面的半导体器件单元的方法包括在sic半导体层的表面之上形成半导体器件单元的分段源和体接触件(ssbc)。ssbc包括体接触件部分，其设置在半导体层的表面之上并且接近半导体器件单元的体接触件区，其中体接触件部分没有与半导体器件单元的中心对齐。ssbc还包括源接触件部分，其设置在半导体层的表面之上并且接近半导体器件单元的源接触件区，其中至少一个源接触件部分仅部分包围ssbc的体接触件部分。
8.技术方案1：一种系统，包括：半导体器件单元，设置在碳化硅(sic)半导体层的表面，其中所述半导体器件单元包括：漂移区，具有第一导电类型；阱区，具有第二导电类型，设置成与所述漂移区相邻；源区，具有所述第一导电类型，设置成与所述阱区相邻；沟道区，具有所述第二导电类型，设置成与所述源区相邻并且接近所述表面；以及体接触件区，具有所述第二导电类型，设置在所述阱区的一部分之上，其中所述体接触件区没有在所述半导体器件单元中居中；以及分段源和体接触件(ssbc)，设置在所述表面的一部分之上，其中所述ssbc包括：体接触件部分，设置在所述体接触件区之上；以及源接触件部分，设置成与所述体接触件区相邻并且在所述源区的一部分之上，其中所述源接触件部分没有由所述ssbc的所述体接触件部分完全包围。
9.技术方案2：如技术方案1所述的系统，其中，所述ssbc具有少于与所述表面垂直的对称的两个不同镜平面。
10.技术方案3：如技术方案1所述的系统，其中，所述源接触件部分的第一节段沿所述体接触件部分的第一侧设置。
11.技术方案4：如技术方案3所述的系统，其中，所述ssbc具有延长的矩形形状。
12.技术方案5：如技术方案3所述的系统，其中，所述源接触件部分的第二节段沿所述体接触件部分的第二侧设置。
13.技术方案6：如技术方案5所述的系统，其中，所述ssbc具有正方形形状或者六边形形状。
14.技术方案7：如技术方案1所述的系统，其中，所述ssbc的所述体接触件部分的至少一侧设置成接近没有设置在所述ssbc之下的所述源区的一部分。
15.技术方案8：如技术方案1所述的系统，其中，所述体接触件区基本上是菱形形状。
16.技术方案9：如技术方案1所述的系统，其中，所述体接触件区基本上是方形形状。
17.技术方案10：如技术方案1所述的系统，其中，所述半导体器件单元包括场晶体管、绝缘栅双极晶体管(igbt)、绝缘基mos控制晶闸管(ibmct)、结型场效应晶体管(jfet)或者金属半导体场效应晶体管(mesfet)。
18.技术方案11：一种系统，包括：蜂窝半导体器件布局，包括设置在碳化硅(sic)半导体层的表面的多个半导体器件单元，其中所述多个蜂窝半导体器件单元各包括：
漂移区，具有第一导电类型；阱区，具有第二导电类型，设置成与所述漂移区相邻，其中所述阱区包括设置成接近所述表面的体接触件区；源区，具有所述第一导电类型，设置成与所述阱区相邻，其中所述源区包括设置成接近所述表面并且接近所述体接触件区的源接触件区；以及不对称分段源和体接触件(ssbc)，设置在所述表面的一部分之上，其中所述不对称ssbc包括：体接触件部分，设置在所述半导体器件单元的所述体接触件区之上；以及源接触件部分，设置成与所述体接触件部分相邻并且在所述半导体器件单元的所述源接触件区之上，其中所述不对称ssbc的所述源接触件部分没有完全包围所述不对称ssbc的所述体接触件部分。
19.技术方案12：如技术方案11所述的系统，其中，所述蜂窝半导体器件布局配置成使得(2l
ch-to-ohm
w
ohm
)大于(2l
ch
w
jfet
)或者使得(2l
ch
2l
ch-to-ohm
w
ohm
)大于w
jfet
或者其组合，其中l
ch
是沟道长度，l
ch-to-ohm
是欧姆区的长度，w
ohm
是所述欧姆区的宽度，以及w
jfet
是所述多个蜂窝半导体器件单元的jfet区的宽度。
20.技术方案13：如技术方案12所述的系统，其中，所述蜂窝半导体器件布局提供比具有与所述蜂窝半导体器件布局相同的l
ch
、l
ch-to-ohm
、w
ohm
和w
jfet
的带状半导体器件布局更大的沟道宽度(w
ch
)或者更大的jfet密度(d
jfet
)或者其组合。
21.技术方案14：如技术方案11所述的系统，其中，所述蜂窝半导体器件布局配置成使得((4l
ch-to-ohm
wn w
p
w
ohm
)
·
(2l
ch
2l
ch-to-ohm
wn w
p
w
jfet
))大于(2
·
(2l
ch-to-ohm
wn w
p
)
·
(2l
ch
2l
ch-to-ohm
w
ohm
w
jfet
))或者使得((4l
ch
4l
ch-to-ohm
wn w
p
w
ohm
)
·
(2l
ch
2l
ch-to-ohm
wn w
p
w
jfet
)) 大于(2(2l
ch
2l
ch-to-ohm
wn w
p
)
·
(2l
ch
2l
ch-to-ohm
w
ohm
w
jfet
))或者其组合，其中l
ch
是所述沟道长度，l
ch-to-ohm
是所述欧姆区的长度，w
ohm
是所述欧姆区的宽度，wn是所述源接触件区的宽度，w
p
是所述体接触件区的宽度，以及w
jfet
是所述多个蜂窝半导体器件单元的jfet区的宽度。
22.技术方案15：如技术方案14所述的系统，其中，所述蜂窝半导体器件布局相对于具有与所述蜂窝半导体器件布局相同的l
ch
、l
ch-to-ohm
、w
ohm
、wn、w
p
和w
jfet
的不同蜂窝半导体器件布局提供更大沟道宽度(w
ch
)或者更大jfet密度(d
jfet
)或者其组合。
23.技术方案16：如技术方案11所述的系统，其中，所述蜂窝半导体器件布局包括布置成行、成列或者两者的所述多个半导体器件单元，并且所述行或列相互偏离。
24.技术方案17：如技术方案11所述的系统，其中，各不对称ssbc没有与其相应半导体器件单元的中心对齐。
25.技术方案18：一种在碳化硅(sic)半导体层的表面处制作半导体器件单元的方法，包括：在所述sic半导体层的所述表面之上形成半导体器件单元的分段源和体接触件(ssbc)，其中所述ssbc包括：体接触件部分，设置在所述半导体层的所述表面之上并且接近所述半导体器件单元的体接触件区，其中所述体接触件部分没有与所述半导体器件单元的中心对齐；以及源接触件部分，设置在所述半导体层的所述表面之上并且接近所述半导体器件单
元的源接触件区，其中所述源接触件部分没有完全包围所述ssbc的所述体接触件部分。
26.技术方案19：如技术方案18所述的方法，其中，所述ssbc具有少于与所述表面垂直的对称的两个平面。
27.技术方案20：如技术方案18所述的方法，其中，所述ssbc没有与所述表面垂直的对称的两个平面。
附图说明
28.通过参照附图阅读以下详细描述，将会更好地了解本发明的这些及其他特征、方面和优点，附图中，相似标号在附图中通篇表示相似部件，附图包括：图1是典型平面mosfet器件的示意图；图2是示出典型mosfet器件的各个区域的电阻的示意图；图3a是按照本方式的实施例、具有对称分段源和体接触件(ssbc)区的半导体器件单元的俯视图；图3b是具有对称ssbc区的器件单元的另一个实施例的俯视图，并且示出放大的制造缺陷；图3c是按照本方式的实施例、具有带对称分段源和体接触件(ssbc)的矩形器件单元的ssbc蜂窝器件布局的俯视图；图4是图3c所示的ssbc蜂窝器件布局实施例的一部分的截面图；图5是图3c所示的ssbc蜂窝器件布局实施例的另一个部分的截面图；图6是具有带对称ssbc的分段矩形器件单元的ssbc蜂窝器件布局的另一个实施例的顶视图；图7是具有带对称ssbc的延长六边形器件单元的ssbc蜂窝器件布局的另一个实施例的顶视图；图8是具有带不对称ssbc的矩形器件单元的ssbc蜂窝器件布局的另一个实施例的顶视图；图9是具有带不对称ssbc的六边形器件单元的ssbc蜂窝器件布局的另一个实施例的顶视图；图10是具有带不对称ssbc的正方形器件单元的ssbc蜂窝器件布局的另一个实施例的顶视图；图11是具有带不对称ssbc的六边形器件单元的ssbc蜂窝器件布局的另一个实施例的顶视图；图12a是包括连续源接触件带和连续体接触件带的非蜂窝带器件布局的一实施例的俯视图；图12b是包括具有分段源/体接触件带的非蜂窝带阶梯器件布局的一实施例的俯视图；图12c是包括没有ssbc的正方形器件单元的蜂窝器件布局的一实施例的顶视图；图13是示出归一化沟道宽度(w
ch
)(归一化成图12b的带状阶梯器件布局200的沟道宽度)与具有不同沟道长度(l
ch
)的ssbc蜂窝器件布局实施例的jfet区的宽度(w
jfet
)之间的关系的图表；
图14是示出归一化jfet密度(d
jfet
)(归一化成图12b的带状阶梯器件布局中的jfet密度)与具有不同沟道长度(l
ch
)的ssbc蜂窝器件布局实施例的jfet区的宽度(w
jfet
)之间的关系的图表；图15是示出归一化沟道宽度(w
ch
)(归一化成图12c的正方形蜂窝器件布局的沟道宽度)与具有不同沟道长度(l
ch
)的ssbc蜂窝器件布局实施例的jfet区的宽度(w
jfet
)之间的关系的图表；以及图16是示出归一化jfet密度(d
jfet
)(归一化成图12c的正方形蜂窝器件布局中的jfet密度)与具有不同沟道长度(l
ch
)的ssbc蜂窝器件布局实施例的jfet区的宽度(w
jfet
)之间的关系的图表。
具体实施方式
29.下面将描述一个或多个具体实施例。在提供这些实施例的简要描述的过程中，在本说明书中并非描述实际实现的所有特征。应当理解，在任何这种实际实现的开发中，如同任何工程或设计项目中那样，必须进行许多实现特定的判定以便实现开发人员的特定目标，例如符合系统相关和业务相关限制，这些限制可对每个实现而改变。此外，应当理解，这种开发工作可能是复杂且费时的，但仍然是获益于本公开的技术人员进行的设计、制作和制造的日常事务。
30.在介绍本公开的各个实施例的元件时，限定词“一”、“一个”、“该”和“所述”预计表示存在元件的一个或多个。术语“包含”、“包括”和“具有”预计包含在内，并且表示可存在除了列示元件之外的附加元件。另外，应当理解，本公开的“一个实施例”或“一实施例”的说法不是要被理解为排除同样结合了所述特征的附加实施例的存在。如本文用来描述特征的形状、位置或对齐的术语“基本上”意在包含理想或目标形状、位置和对齐以及产生于半导体制作过程的可变性的不完善实现的形状、位置和对齐，如本领域的技术人员可理解。术语“对称”或“对称的”在本文中可用来描述具有与半导体表面的平面垂直定位的对称的至少两个镜平面的分段源/体接触件区、分段源/体接触件或器件单元。术语“不对称”或“不对称的”在本文中可用来描述具有少于与半导体表面的平面垂直定位的对称的两个镜平面的分段源/体接触件区、分段源/体接触件或器件单元。术语“居中”在本文中可用来描述其中体接触件区基本上分别设置在分段源/体接触件区、分段源/体接触件或器件单元的中心的分段源/体接触件区、分段源/体接触件或器件单元。术语“偏心”或词语“没有居中”在本文中可用来描述其中体接触件区不是基本上分别设置在分段源/体接触件区、分段源/体接触件或器件单元的中心的分段源/体接触件区、分段源/体接触件或器件单元。另外，本文中描述为在半导体层的“表面”所设置或制作的半导体器件单元意在包括半导体器件单元，其具有设置在半导体层的大部分中的部分、设置成接近半导体层的表面的部分、设置成与半导体层的表面齐平的部分和/或设置在半导体层的表面上方或顶部的部分。
31.现代功率电子器件的基本构建块之一是场效应晶体管(fet)器件。例如，图1示出平面n沟道场效应晶体管、即dmosfet、以下称作mosfet器件10的有源单元。可以理解，为了更清楚地示出mosfet器件10的某些组件以及以下所述的其他器件，可省略某些通常理解的设计元素(例如顶部金属化、钝化、边缘端接等)。图1的所示mosfet器件10包括半导体层2(例如碳化硅半导体层)，其具有第一表面4和第二表面6。半导体层2包括：漂移区16，具有第
一导电类型(例如n型漂移层16)；阱区18，与漂移区相邻并且接近第一表面，阱区具有第二导电类型(例如p阱18)。半导体层2还包括与阱区18相邻的源区20，源区具有第一导电类型(例如n型源区20)。栅绝缘层24设置在半导体层2的第一表面4的一部分上，以及栅电极26设置在栅绝缘层24上。半导体层2的第二表面6是衬底层14，以及漏极接触件12沿衬底层14设置在器件10的底部。源/体接触件22设置在半导体层2的顶部，部分覆盖源区20和阱/体区18。在操作期间，适当的栅电压(例如处于或超过mosfet器件10的阈值电压(v
th
))可使反型层在沟道区28中形成，以及使导电通路因载流子的积聚而在结型场效应晶体管(jfet)区29中增强，从而允许电流在接触件22(即，源电极)与漏极接触件12之间流动。应当理解，对于本文所述的mosfet器件，沟道区28可一般定义为设置在栅电极与栅电介质24下面的p阱区18的上部。
32.如图2所示，mosfet器件10的各个区域各可具有关联电阻以及mosfet器件10的总电阻(例如通态电阻r
ds
(on))，其可表示为这些电阻的每个的总和。例如，如图2所示，n沟道mosfet器件10的通态电阻r
ds
(on)可近似为下列的总和：电阻r
s 30(例如n 区20的电阻和接触件22的电阻)；电阻r
ch 32(例如图1所示区域28的反型沟道电阻)；电阻r
acc 34(例如栅极氧化物24与漂移层16中位于p阱区18间的部分之间的积聚层的电阻)；电阻r
jfet 36(例如p阱区18之间的未耗尽颈区的电阻)；电阻r
drift 38(例如漂移层16周围的电阻)；以及电阻r
sub 40(例如衬底层14周围的电阻)。注意，图2所示的电阻不是意在详尽的，并且其他电阻(例如漏极接触电阻、扩展电阻等)可能潜在地存在于半导体器件10中。
33.有鉴于以上所述，当前实施例针对实现改进半导体器件性能的蜂窝器件设计和布局。具体来说，为了使器件通态传导损耗降低或者为最小(例如使rds(on)为最小)，可期望降低mosfet器件10的组件的电阻。在某些情况下，一个或多个电阻组件可主导传导损耗，以及解决这些因素能够显著影响r
ds
(on)。例如，对于其中漂移电阻38、衬底电阻40和接触电阻30是可忽略的器件、例如低电压器件或者遭受低反型层迁移率的器件(例如sic器件)，沟道电阻(r
ch 32)可占器件传导损耗的相当大部分。相应地，当前实施例包括蜂窝器件设计和布局，其提供增加通道宽度和/或增加通道密度，以降低通道电阻(r
ch 32)，并且由此降低通态传导损耗。作为另一示例，在中高电压器件中，jfet区电阻(r
jfet 36)可占总传导损耗的相当大部分。相应地，当前实施例包括具有增加jfet密度的器件设计和布局，以降低jfet区电阻(r
jfet
)，并且由此降低中和高电压器件以及工作在较高温度下的低电压器件的传导损耗。另外，可以理解，当前公开的蜂窝器件设计和布局还可实现扩展电阻成分的降低，从而提供对器件性能的进一步改进。此外，虽然下面可在sic mosfet器件的上下文中论述本方式，但是应当理解，本方式可以可适用于其他类型的材料系统(例如，硅(si)、锗(ge)、氮化铝(aln)、氮化镓(gan)、砷化镓(gaas)、金刚石(c)或者任何其他适当半导体)以及利用n和p沟道设计的其他类型的器件结构(例如umosfet、vmosfet、绝缘栅双极晶体管(igbt)、绝缘基mos控制晶闸管(ibmct)、结型场效应晶体管(jfet)以及金属半导体场效应晶体管(mesfet)或者任何其他适当器件)。
34.如图2所示，mosfet器件10的接触件22(其一般提供到源电极的欧姆连接)设置在n 区域20的一部分以及p阱区或p 体区18的一部分之上。接触件22一般是金属界面，其包括位于mosfet器件10的这些半导体部分与金属源电极之间的一个或多个金属层。具体来说，mosfet器件10的n 区20中设置在接触件22下面的部分在本文中可称作mosfet器件10的源
接触件区42。此外，mosfet器件10的p阱区或p 体区18中设置在接触件22(其能够是以比p阱区18的其余部分要高的水平经过p 掺杂的)下面的部分在本文中可称作mosfet器件10的体接触件区44。为了一致起见，接触件22的部分在本文中可基于半导体器件中设置在接触件22下面的部分来指定。例如，接触件22中设置在体接触件区44上方的部分在本文中可称作接触件22的体接触件部分22a。类似地，接触件22中设置在mosfet器件10的源接触件区42上方的部分在本文中可称作接触件22的源接触件部分22b。
35.有鉴于以上所述，图3a是可实现如上所述的降低通态传导损耗的矩形半导体器件单元46(例如mosfet半导体器件单元46)的一实施例的俯视图或平面图。可以理解，对于图3a，器件单元46的接触件22的最终位置示为轮廓线(即，虚线矩形22)，以便示范将设置在接触件22下面的器件单元46的层。例如，所示器件单元46包括矩形体接触件区44，其设置在器件单元46的中间。器件单元42的体接触件区44由n 区20来包围，n 区20又由半导体器件单元46的n沟道区47来包围。另外，所示半导体器件单元46包括结型场效应晶体管(jfet)区48，其包围器件单元46的p沟道区47。
36.可以理解，如图3a所示，n 部分20中设置在接触件22下面的部分用作器件单元46的源接触件区42的部分42a和42b。因此，器件单元46中设置在接触件22之下的面积(即，体接触件区44连同源接触件区42的两个部分42a和42b)在本文中可一般称作分段源和体接触件(ssbc)区50。类似地，接触件22一旦被形成则在本文中可一般称作分段源和体接触件(ssbc)22。在图3a所示的半导体器件46的ssbc区50中，应当注意，体接触件区44仅由源接触件区42的部分42a和42b部分(即，不是完全)包围。换言之，在某些实施例中，源接触件区42(例如源接触件区42的部分42a和42b)可描述为沿少于体接触件区44的全部侧面(例如边缘、下面)设置。例如，在某些实施例中，源接触件区42的部分可描述为沿少于体接触件区44的六个侧面、少于五个侧面、少于四个侧面、少于三个侧面、少于二个侧面或者仅沿一个侧面来定位；或者源接触件可描述为沿少于体接触件区的整个周长来设置。另外，所示器件单元46可描述为具有设置在体接触件区44的相对侧上的源接触件区42的部分42a和42b。因此，当前所公开的ssbc设计使单元大小为最小，并且增加每单位单元的导通区(例如沟道、jfet、扩展)的密度。
37.可以理解，对于图3a所示的实施例，半导体器件单元46、ssbc区50和/或ssbc 22可描述为居中和/或对称的。例如，器件单元46、ssbc区50和/或ssbc 22可描述为居中，因为所示体接触件区44设置在ssbc区50的中心以及半导体器件单元46的中心。此外，一旦形成ssbc 22，ssbc 22的体接触件部分也将在图3a所示的体接触件区之上设置在器件单元46的中心。作为补充或替代，半导体器件单元46、ssbc区50和/或ssbc 22可描述为基于对称的多个镜平面是对称的，其中对称的镜平面与包含器件单元46的半导体表面垂直定向(即，沿与x-y平面垂直的z轴来定向)。例如，如图3a所示，半导体器件单元46、ssbc区50和ssbc 22具有沿z轴所定向的对称的两个镜平面：第一个是设置在器件单元46的中心的x-y平面，以及第二个是设置在器件单元46的中心的y-z平面，其两者均匀地对分器件单元46、ssbc区50和ssbc 22。如以下针对图3b所述，在某些实施例中，器件单元46因制造变化和公差而可具有少于理想对齐和/或特征定义。对于这类实施例，可以理解，目标结构(即，预计基于设计来实现的结构)在本文中可被理解为居中和/或对称的，即使如所制造的器件单元46的实际结构可包括基于制作过程的限制的不规则性。例如，如以下针对图3b所述，在某些实施例中，
22包括体接触件部分22a以及两个源接触件部分22b(其在一些实施例中具有相等尺寸(例如对称)或者可具有不同尺寸(例如不对称))。对于图3c所示的器件46，ssbc 22的体接触件部分22a仅部分(即，不完全)由ssbc 22的源接触件部分22b包围。换言之，ssbc 22的源接触件部分22b示为设置在少于ssbc 22的体接触件部分22a的所有侧面上(例如仅二个侧面上)。例如，对于具有不同成形的ssbc 22的实施例，ssbc 22的源接触件部分22b的部分可沿少于ssbc 22的体接触件部分22a的六个侧面、少于五个侧面、少于四个侧面、少于三个侧面、少于二个侧面或者仅沿一个侧面定位。
42.图3c还示范所示ssbc器件布局72a的特定尺寸。例如，图3c对于ssbc器件布局72a的所示实施例示出jfet区的宽度(w
jfet 73)、水平器件单元间距74、垂直器件单元间距75、器件单元面积(a
cell 76，通过虚线矩形76所围绕的面积所表示)以及每单位单元的jfet面积(a
jfet 78，通过jfet区48的阴影线部分78所表示)。可以理解，术语“沟道密度”在本文中可用来表示特定器件单元的沟道周边与器件单元的总面积的比率。因此，对于图3c所示的ssbc器件布局72a，沟道密度可等于一个器件单元46的总沟道周长除以器件单元的面积(a
cell 76)(例如d
channel = (2l
ch_horizontal 2l
ch_vertical
)/a
cell
)。还可以理解，术语“jfet密度”在本文中可用来表示特定器件单元的jfet面积与器件单元46的总面积的比率。因此，对于图3c所示的ssbc器件布局72a，jfet密度可等于每单元的jfet面积(a
jfet 78)除以一个器件单元的面积(a
cell 76)(例如d
jfet = w
jfet
(vertical_pitch horizontal_pitch
ꢀ–ꢀwjfet
)/a
cell
)。如以下所述，ssbc蜂窝布局72a实现器件间距的减小，并且因而增加每单位面积的沟道周边，和/或增加mosfet器件单元46的jfet区48的密度。
43.图4是沿图3c的线条4-4所截取的mosfet器件单元布局72a的一部分的截面图90。具体来说，截面图90示范在形成栅电极26、介电层24和ssbc 22之后的mosfet器件单元器件布局72a的一部分。如图3c所示，线条4-4穿过ssbc 22的体接触件部分22a，其设置在mosfet器件单元46的ssbc区50的体接触件区44之上，如以上针对图3a所述。相应地，对于图4所示的实施例，ssbc 22的体接触件部分22a设置在p阱区18的表面处的p 体接触件区44之上(例如与其物理和电接触)。对于所示实施例，ssbc 22的体接触件部分22a没有设置在截面图90中的n 区20之上(例如与其物理或电接触)。但是，在其他实施例中，接触件22的体接触件部分22a可有意地或者因半导体制作过程的限制而部分设置在n 区20之上(例如与其有限地物理或电接触)。
44.图5是沿线条5-5所截取的图3c的mosfet器件单元布局72a的截面图100。如同图4一样，图5的截面图100示范在形成栅电极26、介电层24和ssbc 22之后的mosfet器件单元布局72a。如图3c所示，线条5-5穿过ssbc 22的源接触件部分22b，其设置在mosfet器件单元46的ssbc区50的源接触件区42的部件42a之上，如以上针对图3a所述。相应地，对于图5所示的实施例，ssbc 22的源接触件部分22b设置在n 区20之上(例如与其物理和电接触)。因此，对于所示截面图100，ssbc 22的源接触件部分22b没有设置在截面图100中的p阱区18或者体接触件区44之上(例如与其物理和电接触)。
45.图6是包括ssbc器件布局72b的另一个实施例的半导体衬底70的俯视图或平面图。与图3c所示的ssbc器件布局72a相似，图6所示的ssbc器件布局72b包括多个mosfet器件单元46，其如上所述具有设置在基础ssbc区50(未示出)之上的ssbc 22。也就是说，如以上针对图3a所述，ssbc 22包括设置在各器件单元46的体接触件区44之上的体接触件部分22a，
并且还包括设置在源接触件区42的部分42a和42b之上的源接触件部分22b。此外，所示器件单元46还包括其他特征(例如jfet区48、沟道区47、n 区20)，如上所述。因此，对于图6的ssbc器件布局72b，设置在每个ssbc 22之下，ssbc区50具有在少于所有侧面上由源接触件区42a和42b所包围(例如，没有完全包围)的体接触件区44，如以上针对图3a所述。相应地，对于图6所示的ssbc器件布局72b，每个ssbc 22具有在少于所有侧面上由一个或多个源接触件部分22b所包含(例如，没有完全包围)的体接触件部分22a。
46.另外，如图6所示，器件布局72b的器件单元46、ssbc 22和基础ssbc区(未示出)可描述为居中，因为体接触件部分22a(和基础体接触件区)设置在器件单元46的中心。作为补充或替代，这些特征可描述为是对称的，因为器件布局72b的器件单元46、ssbc 22和基础ssbc区(未示出)具有对称的至少两个镜平面，其与半导体表面的平面垂直设置(即，沿z轴设置)。例如，所示器件单元46各包括至少对称的两个镜平面：作为垂直对分各器件单元46的z-y平面的第一镜平面，以及作为水平对分各器件单元46的z-x平面的第二镜平面。
47.与图3c所示的ssbc器件布局72a相似，图6所示ssbc器件布局72b的mosfet器件单元46设置成行110。但是，与图3c所示ssbc器件布局72a不同，图6中的mosfet器件单元的每行110偏移或交错距离112。ssbc器件布局72b的水平间距111和垂直间距113也在图6中示出。可以理解，图6的交错设计实现p阱区18的角附近以及还有定位在jfet区的中心之上的栅极氧化物24中降低的电场，如图4和图5所示。相应地，与图3c中的布局相比，图6的交错设计可实现改进阻断电压(vb)和器件可靠性。
48.图7是包括ssbc器件布局72c的另一个实施例的半导体衬底70的俯视图或平面图。与图3b和图6所示的ssbc器件布局72a-b相似，图7所示的ssbc器件布局72c包括多个mosfet器件单元118。ssbc器件布局72c的水平间距120和垂直间距123也在图7中示出。此外，mosfet器件单元118的每个包括上述ssbc 22，其设置在ssbc区50之上(如以上针对图3a所述)。类似地，设置在每个ssbc 22之下，ssbc区50(未示出)包括在少于所有侧面上由源接触件区42a和42b所包围(例如没有完全包围)的体接触件区44，如以上在图3a中所述。
49.另外，如图7所示，器件布局72c的器件单元118、ssbc 22和基础ssbc区(未示出)可描述为居中，因为体接触件部分22a(和基础体接触件区)设置在器件单元118的中心。作为补充或替代，这些特征可描述为是对称的，因为器件布局72c的器件单元118、ssbc 22和基础ssbc区(未示出)具有对称的至少两个镜平面，其与半导体表面的平面垂直设置(即，沿z轴设置)。例如，所示器件单元118各包括至少对称的两个镜平面：作为垂直对分各器件单元118的z-y平面的第一镜平面，以及作为水平对分各器件单元118的z-x平面的第二镜平面。
50.图7所示的mosfet器件单元1118各包括n 掺杂区121，其将ssbc区22与mosfet器件单元118的每个的沟道区122分隔。所示mosfet器件单元118还包括包围沟道区122的jfet区124。与图3a、图3c和图6所示的mosfet器件单元46不同，图7所示的mosfet器件单元118具有延长(例如伸长或扩大)的六边形形状和“蜂房”单元布置，其实现p阱区18附近以及还有在jfet区的中心上方的栅极氧化物24中的更低电场。可以理解，相对于没有利用当前ssbc设计的其他六边形器件单元布局，ssbc 22和基础ssbc区50实现降低的器件间距123。
51.图8是包括ssbc器件布局72d的又一个实施例的半导体衬底70的俯视图或平面图。图8所示的ssbc器件布局72d包括多个矩形mosfet器件单元130，其相互之间以特定偏移132设置，各包括分段源和体接触件(ssbc)134。ssbc器件布局72d的水平间距133和垂直间距
135也在图8中示出。对于所示实施例，通过将ssbc 134与mosfet器件单元130的每个的p沟道区138分隔的n 掺杂区136来包围ssbc 134。所示mosfet器件单元130还包括包围p沟道区138的jfet区140。
52.图8所示的ssbc 134的每个包括体接触件部分134a，其设置在ssbc 134的源接触件部分134b旁边(例如与其紧邻或相邻)。ssbc 134的源接触件部分134b沿少于ssbc 134的体接触件部分134a的所有侧面(例如没有完全被包围、沿一个侧面、沿少于二个侧面、沿少于三个侧面所设置)来设置。类似地，在每个ssbc 134下面，基础ssbc区(未示出)包括源接触件区，其沿少于体接触件区的所有侧面(例如，没有完全包围，沿一个侧面、沿少于二个侧面、沿少于三个侧面所设置)来设置。
53.另外，器件布局72d的器件单元130、ssbc 134和基础ssbc区(未示出)可描述为偏心，因为体接触件部分134a(和基础体接触件区)没有设置在器件单元130的中心。作为补充或替代，这些特征可描述为是不对称的，因为器件布局72d的器件单元130、ssbc 134和基础ssbc区(未示出)具有少于对称的两个镜平面，其与半导体表面的平面垂直设置(即，沿z轴设置)。实际上，所示器件单元130各仅包括对称的一个镜平面，其设置在对分器件单元130的每个的z-y平面中。
54.图9是包括ssbc器件布局72e的又一个实施例的半导体衬底70的俯视图或平面图。图9所示的ssbc器件布局72e包括多个延长(例如伸长或扩大)的六边形mosfet器件单元150，其相互之间以特定间距152来设置。ssbc器件布局72e的垂直间距153也在图9中示出。与图8的mosfet器件单元130相似，图9的所示mosfet器件单元150的每个包括ssbc 134。每个ssbc 134包括体接触件部分134a，其设置在ssbc 134的源接触件部分134b旁边(例如与其紧邻或相邻)。如上所述，源接触件部分134b沿少于所示ssbc 134的每个的体接触件部分134a的所有侧面(例如没有完全被包围、沿一个侧面、沿少于二个侧面、沿少于三个侧面所设置)来设置。类似地，在每个ssbc 134下面，基础ssbc区(未示出)包括源接触件区，其沿少于体接触件区的所有侧面(例如，没有完全包围，沿一个侧面、沿少于二个侧面、沿少于三个侧面所设置)来设置。
55.另外，器件布局72e的器件单元150、ssbc 134和基础ssbc区(未示出)可描述为偏心，因为体接触件部分134a(和基础体接触件区)没有设置在器件单元150的中心。作为补充或替代，这些特征可描述为是不对称的，因为器件布局72e的器件单元150、ssbc 134和基础ssbc区(未示出)具有少于对称的两个镜平面，其与半导体表面的平面垂直设置(即，沿z轴设置)。实际上，所示器件单元150各仅包括对称的一个镜平面，其设置在对分器件单元150的每个的z-y平面中。
56.对于图9的所示布局72e，通过将ssbc区134与mosfet器件单元150的每个中的p沟道区156分隔的n 掺杂区154来包围ssbc 134。所示mosfet器件单元150还包括包围p沟道区156的jfet区158。可以理解，在某些实施例中，图9所示的六边形mosfet器件单元150和“蜂房”单元布置实现p阱区18的角附近以及还有在jfet区的中心上方的栅极氧化物24中的更低电场，如图4和图5所示。此外，相对于没有利用当前ssbc设计的其他六边形器件单元布局，ssbc 134实现降低的器件间距153。
57.图10是包括ssbc器件布局72f的又一个实施例的半导体衬底70的俯视图或平面图。图10所示的ssbc器件布局72f包括多个正方形mosfet器件单元160，其相互之间以特定
偏移162设置。ssbc器件布局72f的水平间距161和垂直间距163也在图10中示出。器件单元60的每个包括分段源和体接触件(ssbc)164，其设置在分段源和体接触件(ssbc)区(未示出)之上。通过将ssbc区164与mosfet器件单元160的每个的p沟道区170分隔的n 掺杂区168来包围ssbc 164。所示mosfet器件单元160还包括包围p沟道区170的jfet区172。
58.图10所示的ssbc 164各包括体接触件部分164a，其设置在源接触件区164b旁边(例如与其紧邻或相邻)。ssbc 164的源接触件部分164b沿少于ssbc 164的体接触件部分164a的所有侧面(例如没有完全被包围、沿其二个侧面、沿少于其三个侧面、沿少于其四个侧面)来设置。具体来说，图10的ssbc 164包括体接触件部分164a，其在二个侧面上通过“l”形源接触件部分164b来接触。换言之，源接触件部分164b仅部分包围或围绕每个ssbc 164的体接触件部分164a。可以理解，在某些实施例中，图10所示的正方形mosfet器件单元160可在沟道区170的增加周边和/或jfet区172的增加密度方面提供优于其他mosfet器件单元形状(例如没有ssbc区164的设计)的优点。
59.另外，器件布局72f的器件单元160、ssbc 164和基础ssbc区(未示出)可描述为偏心，因为体接触件部分164a(和基础体接触件区)没有设置在器件单元160的中心。作为补充或替代，这些特征可描述为是不对称的，因为器件布局72f的器件单元160、ssbc 164和基础ssbc区(未示出)具有少于对称的两个镜平面，其与半导体表面的平面垂直设置(即，沿z轴设置)。实际上，所示器件单元150各仅包括对称的一个镜平面，其沿以对角线对分器件单元160的每个的z轴定向。
60.图11是包括ssbc器件布局的又一个实施例的半导体衬底70的俯视图或平面图。图11所示的ssbc器件布局72g包括多个六边形mosfet器件单元180，各包括分段源和体接触件(ssbc)182。另外，ssbc器件布局72f的mosfet器件单元180相互之间以特定间隔183(例如，垂直间距=正六边形形状的水平间距)来设置。对于所示实施例，通过将ssbc 182与mosfet器件单元180的每个的沟道区190分隔的n 区188来包围ssbc 182的每个。所示mosfet器件单元180还包括包围p沟道区190的jfet区192。
61.图11所示的ssbc 182各包括体接触件部分182a，其设置在源接触件部分182b旁边(例如与其紧邻或相邻)。ssbc 182的源接触件部分182b沿少于ssbc 182的体接触件部分182a的所有侧面(例如没有完全被包围、沿其二个侧面、沿少于其三个侧面或者沿少于其四个侧面)来设置。可以理解，图11中的ssbc 182的形状和定位只是作为示例来提供。例如，如所示，ssbc 182定位在各六边形器件单元180的中心，并且包括风筝形状体接触件部分182a和臂章形状源接触件部分182b。在其他实施例中，体接触件部分182a和源接触件部分182b的形状和/或相对大小例如根据接触电阻和器件设计要求可以是不同的。还可以理解，在某些实施例中，图11所示的六边形mosfet器件单元180可在沟道区190的增加周边和/或jfet区192的增加密度方面提供优于矩形或正方形形状mosfet器件单元46、130和160的优点。器件布局72g还实现p阱区18的角附近以及还有在jfet区的中心上方的栅极氧化物24中的较低电场。此外，相对于没有利用当前ssbc设计的其他六边形器件单元布局，ssbc 182实现降低的器件间距。
62.另外，器件布局72g的器件单元180、ssbc 182和基础ssbc区(未示出)可描述为偏心，因为体接触件部分182a(和基础体接触件区)没有设置在器件单元180的中心。作为补充或替代，这些特征可描述为是不对称的，因为器件布局72g的器件单元180、ssbc 182和基础
ssbc区(未示出)具有少于对称的两个镜平面，其与半导体表面的平面垂直设置(即，沿z轴设置)。实际上，所示器件单元180各仅包括对称的一个镜平面，其沿以对角线对分器件单元180的每个的z轴定向。
63.可以理解，所公开的ssbc蜂窝器件布局实施例72a-g实现优于其他器件布局和器件单元设计的性能优点。为了进行比较，另一种器件布局的示例在图12中示出，其是带状器件布局194(即，非蜂窝布局)的俯视图或平面图。图12a的所示带状布局194包括：沟道区195、n 区196、源接触件区197、体接触件区198和jfet区199。可以理解，源接触件区197和体接触件区198形成为沿图12a的所示带状布局194的半导体的表面的连续带。另一种器件布局的示例在图12b中示出，其是具有分段源/体接触件的带状阶梯器件布局200(即，非蜂窝布局)的俯视图或平面图。所示布局200包括：沟道区202、n 区204、分段源/体接触件206(包括体接触件部分206a和源接触件部分206b)和jfet区210。图12b还示出带状阶梯器件布局200的尺寸，包括：沟道长度(l
ch 212)、从沟道到欧姆区的距离(l
ch-to-ohm 214)、欧姆区的宽度(w
ohm 216)、jfet区的宽度(w
jfet 218)、源接触件区段的长度(l
n 220)、体接触件区段的长度(l
p 222)、器件面积的子集(通过虚线矩形224所表示的a
cell 224)、a
cell 224中的jfet面积(由阴影线面积226所表示的a
jfet 226)以及所示带状阶梯器件布局200的a
cell 224中的沟道的宽度(w
ch 228)。为了进一步比较，器件布局的另一个示例在图12c中示出，其是没有包括分段源/体接触件的正方形蜂窝器件布局240的俯视图或平面图。正方形蜂窝器件布局240包括：沟道区242、n 区244、体接触件区246、源接触件248和jfet区250。图12c还示出正方形蜂窝器件布局240的尺寸，包括：沟道长度(l
ch 252)、从沟道到欧姆区的距离(l
ch-to-ohm 254)、欧姆区的宽度(w
ohm 256)、jfet区的宽度(w
jfet 258)、源接触件区的宽度的一半(wn/2 260)、体接触件区段的宽度(w
p 262)、器件单元面积(通过虚线矩形264所表示的a
cell
)、每单元的jfet面积(由阴影线面积266所表示的a
jfet
)以及所示正方形蜂窝器件布局240的所示单元的内沟道宽度的四分之一(w
ch/4 268；w
ch = 4w
ch/4
)。
64.有鉴于以上所述，ssbc蜂窝器件布局72a-g的当前所公开实施例通过提供比其他器件布局要大的沟道宽度(例如更大沟道周边)，来实现优于器件布局和器件单元设计的性能优点。例如，等式1描述由图3a和图3c所示的当前所公开ssbc蜂窝器件布局72a(通过“ssbc”下标所示)所提供的沟道宽度(w
ch
)与由图12b的带状“阶梯”布局200(通过“stripe”下标所示)所提供的沟道宽度228的比率。可以理解，通过对两个比较设计假定相同设计规则和技术限制(例如l
ch
、l
ch_to_ohm
、w
ohm
、w
jfet
、wn和w
p
)，来得出和简化等式1。从等式1，可得出等式2的不定式，其在数学上示范器件尺寸，对于其，由具有ssbc区域(即，w
ch ssbc
)的当前所公开蜂窝器件布局所提供的沟道宽度(w
ch
)比由图12b的带状“阶梯”布局200所提供的沟道宽度228(即，w
ch stripe
)要大。
65.作为另一示例，等式3描述由当前所公开ssbc蜂窝器件布局72a(通过“ssbc”下标所示)所提供的沟道宽度(w
ch
)与由图12c的正方形蜂窝布局240(通过“sc”下标所示)所提供的沟道宽度(例如4*w
ch/4 268)的比率。可以理解，通过对两个比较设计假定相同设计规则和技术限制(例如l
ch
、l
ch_to_ohm
、w
ohm
、w
jfet
、wn和w
p
)，来得出和简化等式3。从等式3，可得出等式4的不定式，其在数学上示范器件尺寸，对于其，由当前所公开ssbc蜂窝器件布局72a区域(即，w
ch ssbc
)所提供的沟道宽度(w
ch
)比由图12c的正方形蜂窝布局240所提供的沟道宽度268要大。
66.等式1等式2等式3等式4当前所公开的蜂窝器件布局实施例72a-g还可通过提供比其他器件布局要大的jfet区密度，来实现优于其他器件布局和器件单元设计的性能优点。例如，等式5描述由当前所公开ssbc蜂窝器件布局72a(通过“ssbc”下标所表示)所提供的jfet区密度(例如，图3c中示为a
jfet
78除以a
cell
76)与由带状“阶梯”布局200(通过“stripe”下标所表示)所提供的jfet区密度(图12b中示为a
jfet
226除以a
cell
224)的比率。可以理解，通过对两个比较设计假定相同设计规则和技术限制(例如l
ch
、l
ch_to_ohm
、w
ohm
、w
jfet
、wn和w
p
)，来得出和简化等式5。从等式5，可得出等式6的不定式，其在数学上示范器件尺寸，对于其，由当前所公开ssbc蜂窝器件布局72a所提供的jfet区密度(即，d
jfetssbc
)比由图12b的带状“阶梯”布局200所提供的jfet区密度(即，w
jfetstripe
)要大。
67.通过另一示例，等式7描述由当前所公开ssbc蜂窝器件布局72a(通过“ssbc”下标所表示)所提供的jfet区密度(例如，图3c中示为a
jfet
78除以a
cell
76)与由正方形蜂窝布局240(通过“sc”下标所表示)所提供的jfet区密度(图12c中示为a
jfet
266除以a
cell
264)的比率。可以理解，通过对两个比较设计假定相同设计规则和技术限制(例如l
ch
、l
ch_to_ohm
、w
ohm
、w
jfet
、wn和w
p
)，来得出和简化等式7。从等式7，可得出等式8的不定式，其在数学上示范器件尺寸，对于其，由当前所公开ssbc蜂窝器件布局72a所提供的jfet区密度(即，d
jfetssbc
)比由图12c的正方形蜂窝布局240所提供的jfet密度(即，w
jfetsc
)要大。可以理解，对于等式5-8，没有考虑经过角沟道区的传导，其在每当(2l
ch-to-ohm
w
ohm
)比l
ch
要大许多时是有效假设。
68.等式5等式6等式7
等式8图13是示出具有三个不同沟道长度的器件的等式1(即，图3c的ssbc蜂窝器件布局72a的沟道宽度(w
ch
)，其归一化成图12b的带状阶梯器件布局200的沟道宽度228)的图表280。具体来说，图13所示的图表280包括表示具有0.3 μm的沟道长度(l
ch
)的器件的曲线282、表示具有0.5 μm的沟道长度(l
ch
)的器件的曲线284以及表示具有0.7 μm的沟道长度(l
ch
)的器件的曲线286。此外，可以理解，对于所示曲线282、284和286：l
ch-to-ohm = 1.3
ꢀµ
m，w
ohm =1.6
ꢀµ
m, w
n = 3
ꢀµ
m，以及w
p = 3
ꢀµ
m。相应地，曲线282、284和286示出由图3c的ssbc器件布局72a所实现的、相对于图12b的带状阶梯器件布局200的沟道宽度228的增加沟道宽度(w
ch
)。例如，在某些实施例中，如图13所示，ssbc器件布局72a可实现沟道宽度，其处于比带状阶梯器件布局200的沟道宽度要大大约1%与大约40%之间。
69.图14是示出具有三个不同沟道长度的器件的等式5(即，图3c的ssbc蜂窝器件布局72a的jfet密度，其归一化成图12b的带状阶梯器件布局200的jfet密度)的图表290。具体来说，图14所示的图表290包括表示具有0.3 μm的沟道长度(l
ch
)的器件的曲线292、表示具有0.5 μm的沟道长度(l
ch
)的器件的曲线294以及表示具有0.7 μm的沟道长度(l
ch
)的器件的曲线296。此外，可以理解，对于所示曲线292、294和296：l
ch-to-ohm = 1.3
ꢀµ
m，w
ohm =1.6
ꢀµ
m, w
n = 3
ꢀµ
m，以及w
p = 3
ꢀµ
m。相应地，曲线292、294和296示出由图3c的ssbc蜂窝器件布局72a所实现的、相对于图12b的带状阶梯器件布局200的增加jfet密度(d
jfet
)。例如，在某些实施例中，如图14所示，ssbc器件布局72a可实现jfet密度，其处于比带状阶梯器件布局200的jfet密度要大大约1%与大约60%之间。
70.图15是示出具有三个不同沟道长度的器件的等式3(即，图3c的ssbc蜂窝器件布局72a的沟道宽度(w
ch
)，其归一化成图12c的正方形蜂窝布局240的沟道宽度268)的图表300。具体来说，图15所示的图表300包括表示具有0.3 μm的沟道长度(l
ch
)的器件的曲线302、表示具有0.5 μm的沟道长度(l
ch
)的器件的曲线304以及表示具有0.7 μm的沟道长度(l
ch
)的器件的曲线306。此外，可以理解，对于曲线302、304和306：l
ch-to-ohm = 1.3
ꢀµ
m，w
ohm =1.6
ꢀµ
m, w
n = 1.6
ꢀµ
m，以及w
p = 1.6
ꢀµ
m。相应地，图15的曲线302、304和306示出由图3c的ssbc器件布局72a所实现的增加沟道宽度(w
ch
)(相对于图12c的正方形蜂窝器件布局240的沟道宽度268)。例如，在某些实施例中，如图15所示，ssbc器件布局72a可实现沟道宽度，其处于比正方形蜂窝器件布局240的沟道宽度要大大约1%与大约15%之间。
71.图16是示出具有三个不同沟道长度的器件的等式7(即，图3c的ssbc蜂窝器件布局
72a的jfet密度，其归一化成图12c的正方形蜂窝布局240的jfet密度)的图表310。具体来说，图16所示的图表310包括表示具有0.3 μm的沟道长度(l
ch
)的器件的曲线312、表示具有0.5 μm的沟道长度(l
ch
)的器件的曲线314以及表示具有0.7 μm的沟道长度(l
ch
)的器件的曲线316。此外，可以理解，对于曲线312、314和316：l
ch-to-ohm = 1.3
ꢀµ
m，w
ohm =1.6
ꢀµ
m, w
n = 1.6
ꢀµ
m，以及w
p = 1.6
ꢀµ
m。相应地，图16的曲线312、314和316示出由图3c的ssbc蜂窝器件布局72a所实现的、相对于图12c的正方形单元器件布局240的增加jfet密度(d
jfet
)。例如，在某些实施例中，如图14所示，ssbc器件布局72a可实现jfet密度，其处于比正方形单元器件布局240的jfet密度要大大约1%与大约20%之间。
72.本发明的技术效果包括蜂窝器件设计和布局，其实现改进的半导体器件性能。具体来说，当前实施例通过提供增加的沟道宽度和/或增加的沟道密度以降低通道电阻，并且通过提供增加的jfet密度以降低jfet区组件的电阻，来降低器件传导损耗(例如使r
ds
(on)为最小)。当前实施例至少部分通过使用分段源和体接触件(ssbc)蜂窝器件布局(其中体接触件区仅由一个或多个源接触件区部分包围(即，没有完全地、不是在所有侧面上)来实现这些优点。所公开的ssbc蜂窝布局72a-g实现器件间距的降低，并且因而实现每单位面积增加的沟道宽度和/或增加的jfet区密度。此外，本方式可降低多个不同器件结构(例如，umosfet、vmosfet、igbt、ibmct或者任何其他适当器件)和/或不同半导体衬底(例如sic、si、ge、aln、gan、gaas、c或者任何其他适当半导体衬底)中的传导损耗。
73.本书面描述使用包括最佳模式的示例来公开本发明，并且还使本领域的技术人员能够实施本发明，包括制作和使用任何装置或系统，以及执行任何结合方法。本发明的专利范围由权利要求书来定义，并且可包括本领域的技术人员想到的其他示例。如果这类其他示例具有与权利要求书的文字语言完全相同的结构元件，或者如果它们包括具有与权利要求书的文字语言的非实质差异的等效结构元件，则它们意在落入权利要求书的范围之内。