一种驱动芯片的ESD保护电路的制作方法

一种驱动芯片的esd保护电路
技术领域
1.本发明属于集成电路技术领域，具体涉及一种驱动芯片的esd保护电路。


背景技术：

2.静电放电esd，指处于不同电位的物体由于直接接触或静电感应所引起的物体之间静电电荷的转移。随着静电放电，往往有电量的转移，电流的产生。集成电路芯片的制造材料是半导体材料，通常是硅，当经受esd事件时，静电放电电流产生过高热能，会造成硅材料永久性损坏。从而影响芯片的正常使用，因此对芯片进行esd保护非常有必要。
3.为了防止静电放电（esd）损坏芯片，esd保护电路提供了esd电流泄放路径，以免esd放电时电流流入芯片内部电路而造成损伤。电源和地之间的esd传统保护电路如图3所示，当有一esd电压出现在电源和地之间，利用esd放电瞬间电压极速变化的特性，在节点nm2栅极会产生一个瞬态正脉冲电压，使大尺寸的nmos管nm2导通来泄放掉esd电流。
4.驱动芯片驱动大功率负载时，由于芯片绑线以及pcb走线存在寄生电感，在时钟信号边沿跳变时，会在芯片内部电源上产生尖峰电压，类似于esd放电的瞬间电压情形，而esd保护电路，无法区分是esd放电的瞬间电压还是正常工作时的尖峰电压，但是驱动芯片正常工作时，每个时钟边沿电源上都会产生尖峰电压，导致每个时钟边沿esd保护电路都会产生尖峰放电电流，使芯片功耗显著增大。为了解决驱动芯片esd保护电路正常工作时会漏电的问题，通常有两种解决方案：一是采取各种措施减小电源上的尖峰电压，让它不触发esd保护电路。比如采用绑线短的封装方式，在芯片内部电源和地之间增加大的滤波电容等，这些措施会导致芯片面积增加，封装成本增加。二是提高esd保护电路放电的阈值电压，通过降低esd的防护等级来保证芯片的功耗性能。因此我们需要提出一种低成本的，不降低esd防护等级的方案来解决驱动芯片上述存在的问题。


技术实现要素：

5.本发明的目的在于提供一种驱动芯片的esd保护电路，通过芯片工作状态检测电路检测芯片的工作状态来选择合适的rc时间常数，从而保证芯片在不上电或上电待机的情况下保持良好的esd性能，而在芯片正常工作时，通过提高esd保护电路的放电阈值电压，使芯片不会因esd保护电路而漏电。在节约芯片成本的同时，大大降低了芯片被esd破坏的概率，以解决上述背景技术中提出的问题。
6.为实现上述目的，本发明采用了如下技术方案：一种驱动芯片的esd保护电路，包括钳位保护电路、电阻r阻值调节电路和芯片工作状态检测电路，所述钳位保护电路与电阻r阻值调节电路电性连接，芯片工作状态检测电路用于控制电阻r调节电路。
7.所述芯片工作状态检测电路包括电源电压检测电路、时钟信号开始和结束检测电路以及rs锁存逻辑电路，所述时钟信号开始和结束检测电路与rs锁存逻辑电路连接，所述电源电压检测电路的一端和rs锁存逻辑电路的输出端经过与门输出sw_esd节点信号，sw_
esd节点和电阻r阻值调节电路连接；所述钳位保护电路包括电阻电容rc，源极跟随器和esd泄放管，所述电阻电容rc与源极跟随器电性连接，源极跟随器和esd泄放管电性连接。
8.优选的，所述电阻电容rc包括电容c和电阻r1、r2,所述电阻r1和r2串联在nmos管nm1的栅极，且所述nmos管nm1的栅极与电容c和电阻r1的连接端连接。
9.优选的，所述源极跟随器包括nmos管nm1、电阻r3和电阻r4，所述电阻r3和电阻r4串联在nmos管nm1的源极，所述esd泄放管为nmos管nm2，nmos管nm2的栅极与nmos管nm1的源极和电阻r3连接，所述nmos管nm2的漏极与nmos管nm1的漏极连接到电源vdd。
10.优选的，所述电阻r阻值调节电路包括控制开关管nm3和开关管nm4.所述开关管nm3的漏极和源极分别连接在电阻r2的两端，所述开关管nm4的漏极和源极分别连接在电阻r4的两端，所述开关管nm3和开关管nm4的栅极均连接到sw_esd节点。
11.优选的，当有esd电压出现在芯片电源和地之间，所述电容c耦合产生一个瞬态正脉冲电压vg1，再经由nmos管nm1、电阻r3和电阻r4组成的源极跟随器产生一个瞬态正脉冲电压vg2，驱动大尺寸的nmos管nm2导通来泄放掉esd电流。
12.优选的，所述开关管nm3和开关管nm4断开时，rc时间常数大，瞬态正脉冲vg1和vg2的持续时间长，nmos管nm2导通时间长，esd电流泄放快；所述开关管nm3和开关管nm4闭合时，电阻r2和电阻r4被开关旁路到地，rc时间常数变小，瞬态正脉冲vg1和vg2的持续时间短，nmos管nm2导通时间短，esd电流泄放慢。
13.优选的，所述时钟信号开始和结束检测电路设置有sig引脚、sig_stop节点和sig_str节点，所述sig_stop节点和sig_str节点均与rs锁存逻辑电路连接，所述sig引脚为驱动芯片的时钟输入引脚。
14.优选的，所述电源电压检测电路设置有ven节点，当芯片未上电或上电电源电压未达到正常电压工作范围，所述ven节点为0，使节点sw_esd信号为0，从而控制开关管nm3和开关管nm4断开，esd的rc时间常数大。
15.优选的，当芯片电源电压正常上电，所述ven节点为1，节点sw_esd信号由时钟信号开始和结束检测电路控制，当所述sig引脚没有时钟信号的时候，sig_stop节点为1、sig_str节点为0，经过rs锁存逻辑电路后，节点sw_esd信号为0，从而控制开关管nm3和开关管nm4断开，esd的rc时间常数大；当所述sig引脚有时钟信号时，sig_stop节点为0、sig_str节点为1，经过rs锁存逻辑电路后，节点sw_esd信号为1，控制开关管nm3和开关管nm4闭合，此时esd的rc常数小。
16.优选的，所述芯片工作状态检测电路通过检测芯片的工作状态来选择合适的rc时间常数，从而保证芯片在不上电或上电待机的情况下保持良好的esd性能，在芯片正常工作模式下，通过提高esd保护电路放电阈值电压，使芯片不会因esd保护电路而漏电。
17.本发明提出的一种驱动芯片的esd保护电路，与现有技术相比，具有以下优点：本发明主要通过钳位保护电路、电阻r阻值调节电路和芯片工作状态检测电路的配合，通过芯片工作状态检测电路检测芯片的工作状态来选择合适的rc时间常数，从而保证芯片在不上电或上电待机的情况下保持良好的esd性能，只有在芯片正常工作模式下，通过调节rc时间常数，提高esd保护电路的放电阈值电压，使芯片不会因esd保护电路而漏电，在节约芯片成本的同时，大大降低了芯片被esd破坏的概率。
附图说明
18.图1为本发明的芯片工作状态检测电路图；图2为本发明的钳位保护电路及电阻r阻值调节电路的电路图；图3为传统的esd保护电路的电路图。
具体实施方式
19.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
20.本发明提供了如图1-2所示的一种驱动芯片的esd保护电路，包括钳位保护电路、电阻r阻值调节电路和芯片工作状态检测电路，所述嵌位保护电路与电阻r阻值调节电路电性连接，芯片工作状态检测电路用于控制电阻r调节电路。
21.所述钳位保护电路包括电阻电容rc，源极跟随器和esd泄放管，所述电阻电容rc与源极跟随器电性连接，源极跟随器和esd泄放管电性连接。
22.所述电阻电容rc包括电容c和电阻r1、r2,所述电阻r1和r2串联在nmos管nm1的栅极，且所述nmos管nm1的栅极与电容c和电阻r1的连接端连接。
23.所述源极跟随器包括nmos管nm1、电阻r3和电阻r4，所述电阻r3和电阻r4串联在nmos管nm1的源极，所述esd泄放管为nmos管nm2，nmos管nm2的栅极与nmos管nm1的源极和电阻r3连接，所述nmos管nm2的漏极与nmos管nm1的漏极连接到电源vdd。
24.所述电阻r阻值调节电路包括控制开关管nm3和开关管nm4，所述开关管nm3的漏极和源极分别连接在电阻r2的两端，所述开关管nm4的漏极和源极分别连接在电阻r4的两端，所述开关管nm3和开关管nm4的栅极均连接到sw_esd节点。
25.当有esd电压出现在电源和地之间，所述电容c耦合产生一个瞬态正脉冲电压vg1，再经由nmos管nm1、电阻r3和电阻r4组成的源极跟随器产生一个瞬态正脉冲电压vg2，驱动大尺寸的nmos管nm2导通来泄放掉esd电流。调节电阻r1和电阻r2的阻值，可改变瞬态正脉冲电压vg1的持续时间，调节电阻r3和电阻r4的阻值可改变瞬态正脉冲电压vg2的持续时间，vg2的脉冲宽度决定了nmos管nm2的导通时间，从而决定了esd电流的泄放能力。
26.所述开关管nm3和开关管nm4断开时，rc时间常数大，瞬态正脉冲vg1和vg2的持续时间长，nmos管nm2导通时间长，esd电流泄放快，esd性能提高，同时也容易被工作时产生的电源尖峰电压触发，造成漏电；所述开关管nm3和开关管nm4闭合时，电阻r2和电阻r4被开关旁路到地，rc时间常数变小，瞬态正脉冲vg1和vg2的持续时间短，nmos管nm2导通时间短，esd电流泄放慢，当工作时产生的电源尖峰电压使瞬态正脉冲vg2小于nmos管nm2的开启阈值电压时，就不会有漏电，但同时esd防护等级性能会下降。
27.所述芯片工作状态检测电路包括电源电压检测电路、时钟信号开始和结束检测电路以及rs锁存逻辑电路，所述时钟信号开始和结束检测电路与rs锁存逻辑电路连接，所述电源电压检测电路的一端和rs锁存逻辑电路的输出端经过与门输出sw_esd节点信号，sw_esd节点和电阻r阻值调节电路连接；
所述时钟信号开始和结束检测电路设置有sig引脚、sig_stop节点和sig_str节点，所述sig_stop节点和sig_str节点均与rs锁存逻辑电路连接，所述sig引脚为驱动芯片时钟信号输入脚。
28.所述电源电压检测电路设置有ven节点，当芯片未上电或上电电源电压未达到正常电压工作范围，所述ven节点为0，使节点sw_esd信号为0，从而控制开关管nm3和开关管nm4断开，此时esd rc时间常数大，esd性能好；当芯片电源电压正常上电，所述ven节点为1，节点sw_esd信号由时钟信号开始和结束检测电路控制，如图1所示，当所述sig引脚没有时钟信号的时候，sig_stop节点为1、sig_str节点为0，经过rs锁存逻辑电路后，节点sw_esd信号为0，从而控制开关管nm3和开关管nm4断开，此时esd的rc时间常数大，esd性能好；当所述sig引脚有时钟信号时，sig_stop节点为0、sig_str节点为1，经过rs锁存逻辑电路后，节点sw_esd信号为1，控制开关管nm3和开关管nm4闭合，此时esd的rc常数小，esd性能下降。
29.静电是一种自然现象，通常通过接触、摩擦等方式产生，芯片被esd破坏具有随机性，可能发生在生产、封装、测试、运输、贴片以及使用等环节中。在整个过程中，芯片绝大部分时间处于不上电或者上电待机的情况。本发明将esd保护电路设计为两组不同的rc时间常数，所述芯片工作状态检测电路通过检测芯片的工作状态来选择合适的rc时间常数，从而保证芯片在不上电或上电待机的情况下保持良好的esd性能，在芯片正常工作模式下，通过提高esd保护电路放电阈值电压，使芯片不会因esd保护电路而漏电，在节约芯片成本的同时，大大降低了芯片被esd破坏的概率。
30.最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。