用于全局到局部时钟补偿的装置和方法与流程

1.本公开涉及用于操纵时钟信号的电路，具体而言涉及用于对这种信号进行分阶段补偿的电路。


背景技术：

2.当今，片上系统(systems-on-a-chip，soc)已变得越来越复杂，以同步方式运行的知识产权(intellectual property，ip)单元(例如，核心、架构、图形执行单元[execution unit，eu])的数目增大了。除此之外，诸如英特尔体系结构(architecture，ia)核心和图形处理器之类的ip也变得更大并且更复杂。
[0003]
一般而言，时钟补偿器从时钟源获得时钟，使用时钟分配(例如，h树或脊柱(spine))来散布时钟，并且使用相位检测器、fsm和延迟线对时钟进行补偿以最小化偏斜。


技术实现要素：

[0004]
根据本公开的一方面，提供了一种方法，包括：利用第一延迟线至少部分地基于第一时钟源信号产生第一输出，所述第一时钟源信号至少部分地基于时钟信号；利用第一时钟脊柱产生全局参考时钟信号，所述全局参考时钟信号至少部分地基于所述第一输出；利用第二延迟线至少部分地基于第二时钟源信号产生第二输出，所述第二时钟源信号至少部分地基于所述时钟信号；利用第二时钟脊柱产生全局反馈时钟信号，所述全局反馈时钟信号至少部分地基于所述第二输出；并且检测所述全局参考时钟信号和所述全局反馈时钟信号之间的相位差以产生全局相位检测器输出，其中，所述第二时钟源信号是至少部分地基于所述全局相位检测器输出而被控制的。
[0005]
根据本公开的一方面，提供了一种装置，包括：时钟源，被配置为输出时钟信号；第一延迟线，来接收第一时钟源信号并且产生第一输出，所述第一时钟源信号至少部分地基于所述时钟信号；第一时钟脊柱，其接收所述第一输出并且产生全局参考时钟信号；第二延迟线，来接收第二时钟源信号并且产生第二输出，所述第二时钟源信号至少部分地基于所述时钟信号；第二时钟脊柱，其接收所述第二输出并且产生全局反馈时钟信号；以及全局相位检测器，来检测所述全局参考时钟信号和所述全局反馈时钟信号之间的相位差以产生全局相位检测器输出，其中，所述第二时钟源信号是至少部分地基于所述全局相位检测器输出而被控制的。
[0006]
根据本公开的一方面，提供了一种装置，包括：用于执行以下操作的装置：利用第一延迟线至少部分地基于第一时钟源信号产生第一输出，所述第一时钟源信号至少部分地基于时钟信号，利用第一时钟脊柱产生全局参考时钟信号，所述全局参考时钟信号至少部分地基于所述第一输出，利用第二延迟线至少部分地基于第二时钟源信号产生第二输出，所述第二时钟源信号至少部分地基于所述时钟信号，利用第二时钟脊柱产生全局反馈时钟信号，所述全局反馈时钟信号至少部分地基于所述第二输出，并且检测所述全局参考时钟信号和所述全局反馈时钟信号之间的相位差以产生全局相位检测器输出，其中所述第二时
钟源信号是至少部分地基于所述全局相位检测器输出而被控制的。
附图说明
[0007]
图1图示了示范性基本时钟结构。
[0008]
图2根据本公开的实现方式图示了高级别时钟分配结构。
[0009]
图3根据本公开的实现方式图示了详细时钟分配结构。
[0010]
图4根据本公开的实现方式图示了包括全局补偿器的详细时钟分配结构。
[0011]
图5根据本公开的实现方式图示了计算设备。
具体实施方式
[0012]
传统的时钟补偿器包括时钟去偏斜hip单元，它补偿时钟网络之间的管芯内变化(within-die variation，wid)。在时钟分配单元中包括一个或多个补偿器有助于检查时钟网络的健康状况。
[0013]
ip的同步性质使用高质量的时钟分配网络来确保低偏斜时钟信号。这种使用决定了时钟分配的复杂性增大。
[0014]
即使在一个ip(例如，ia核心、通用连通性框架[common connectivity framework，ccf]、存储器子系统)内部，同一个时钟域也覆盖了跨整个区域的多个网络。这多个网络受到设备的wid以及管芯与管芯之间的变化(die-to-die variation，d2d)的影响。这种变化可导致时钟偏斜。
[0015]
为了克服这种变化，在时钟网络的根部(例如，分歧点[point of divergence，pod])有补偿器延迟线，在启动时这些延迟线被调谐，以最小化不同区域中的时钟偏斜，如图1所示。
[0016]
图1图示了示范性基本时钟结构100。基本时钟结构100包括时钟源110、补偿器120、第一时钟网络130、第二时钟网络140、以及相位检测器150。
[0017]
时钟源110接收参考时钟并且产生时钟信号。时钟源110将时钟信号输出到补偿器120。
[0018]
补偿器120从时钟源110接收时钟信号。补偿器120基于从相位检测器150接收到的相位检测器输出，对时钟信号进行补偿。
[0019]
补偿器120包括标准数目的输出线，例如六条。补偿器120的输出线之一将第一时钟源信号输出到第一时钟网络130的输入。补偿器120的另一条输出线将第二时钟源信号输出到第二时钟网络140的输入。从而，补偿器120是基本时钟结构100的分歧点。补偿器120的六条输出线中的其余四条没有被连接。
[0020]
第一时钟网络130从补偿器120接收第一时钟源信号并且将第一时钟源信号分配到第一区域。第二时钟网络140从补偿器120接收第二时钟源信号并且将第二时钟源信号分配到第二区域。
[0021]
第一时钟网络130输出反馈时钟信号到时钟源110。
[0022]
第一时钟网络130还输出参考信号到相位检测器150的输入。第二时钟网络140输出反馈信号到相位检测器150的输入。
[0023]
相位检测器150检测参考信号和反馈信号之间的相位差以产生相位检测器输出。
相位检测器150输出相位检测器输出到补偿器120。
[0024]
一旦补偿完成，就通过读取可调谐延迟线补偿器代码来将补偿器120也用于偏斜监视。
[0025]
传统的补偿器有几个缺点。例如，传统的补偿器在单个硬知识产权(hard intellectual property，hip)单元中包含几条(例如，六条)可调谐延迟线，这些延迟线为散布在数千微米的所有时钟结构服务。从而，系统可能将大量的表面积专用于hip单元，即使不是所有的六条延迟线都被使用。
[0026]
此外，传统的补偿器逻辑不包括公共寄存器接口(common register interface，cri)控制器或者边带(sideband，sb)逻辑。因此，补偿器被放置在靠近集成cri控制器的块之处。在许多实现方式中，这个块是锁相环(phase-locked loop，pll)。
[0027]
这种补偿器放置不利地将补偿器放置得远离pod。因此，使用了更多的阶段，产生了更长的延迟时钟网络(具有更高的偏斜或变化)，并且增大了功率消耗。
[0028]
使用传统的时钟补偿器来补偿偏斜的主要缺点与功率、面积和偏斜变化有关。关于功率，传统的补偿器hip单元包含标准数目的(例如，六条)独立延迟线。这些延迟线会消耗泄漏功率，即使它们未被使用(例如，未被连接)。另外，传统的时钟分配结构散布工作的模式，并且每个时钟结构(例如，脊柱)使用来自不同补偿器输出的时钟路由，如图1所示。因此，造成了巨大的功率消耗。
[0029]
至于面积，时钟补偿器被集中在特定的地方，通常与pll毗邻。另外，时钟补偿器包含6条独立的延迟线、有限状态机(finite state machine，fsm)、用于在制造之后验证设计和测试印刷电路板的钩子(例如，jtag[joint test action group，联合测试行动组]和英特尔dfx)、熔丝、以及通信寄存器机制。这些组件总体上消耗了很大的面积。
[0030]
谈到偏斜变化，传统的补偿器hip单元与pll毗邻，因为补偿器充当时钟分割器。从而，pod被自动设置在这一点上，这一点更深，并且偏斜变化较高。
[0031]
图2根据本公开的实现方式图示了高级别时钟分配结构200。时钟分配结构200包括时钟源210、时钟补偿器hip(硬化知识产权)220、第一时钟网络230、第二时钟网络240、相位检测器250、固定延迟线260、以及可调谐延迟线270。
[0032]
时钟源210接收参考时钟并且产生时钟信号。时钟源210包括例如锁相环。时钟源210将时钟信号输出到节点。从而，该节点是分歧点。
[0033]
固定延迟线260接收基于节点处的时钟信号的第一时钟源信号。固定延迟线260是固定补偿器hip延迟线。固定延迟线260将第一时钟源信号延迟固定量，以产生第一延迟时钟源信号。固定延迟线260将第一延迟时钟源信号输出到第一时钟网络230的输入。
[0034]
可调谐延迟线270接收基于节点处的时钟信号的第二时钟源信号。也就是说，可调谐延迟线270与固定延迟线260是并行的。然后可调谐延迟线270可以将第二时钟源信号延迟可调谐量，以产生第二延迟时钟源信号。该可调谐量至少部分是基于从时钟补偿器hip单元220接收的控制信号的。可调谐延迟线270将第二延迟时钟源信号输出到第二时钟网络240的输入。
[0035]
第一时钟网络230从固定延迟线260接收第一延迟时钟源信号，并且分配第一延迟时钟源信号。例如，第一时钟网络230将第一延迟时钟源信号输出到第一端点(例如，第一全局驱动器)(未画出)。然后第一全局驱动器用第一延迟时钟源信号驱动装置的第一区域中
的组件。
[0036]
类似地，第二时钟网络240从可调谐延迟线270接收第二延迟时钟源信号，并且分配第二延迟时钟源信号。例如，第二时钟网络240将第二延迟时钟源信号输出到第二端点(例如，第二全局驱动器)(未画出)。然后第二全局驱动器用第二延迟时钟源信号驱动装置的第二区域中的组件。
[0037]
第一时钟网络230将第一延迟时钟源信号作为反馈时钟信号输出到时钟源210。从而，时钟源210可以至少部分基于反馈时钟信号来控制时钟信号。
[0038]
第一时钟网络230还将第一延迟时钟源信号作为参考信号输出到相位检测器250。第二时钟网络240将第二延迟时钟源信号作为反馈信号输出到相位检测器250。
[0039]
相位检测器250接收来自第一时钟网络230的参考信号和来自第二时钟网络240的反馈信号。相位检测器250检测参考信号和反馈信号之间的相位差以产生相位检测器输出。相位检测器250输出相位检测器输出到时钟补偿器hip单元220。
[0040]
时钟补偿器hip单元220接收相位检测器输出并且产生控制信号。时钟补偿器hip单元220可包括fsm(finite state machine，有限状态机)。时钟补偿器hip单元220将控制信号输出到可调谐延迟线270。
[0041]
在一些实现方式中，时钟补偿器hip单元220还将控制信号输出到固定延迟线260。固定延迟线260可以例如至少部分基于控制信号来控制固定的延迟量。
[0042]
在图2所示的实现方式中，可调谐延迟线补偿器(例如，时钟补偿器)ip单元可以沿着管芯被实例化，以收集关于时钟质量的统计信息。可调谐延迟线补偿器还可以检查pvt(process,voltage,temperature，工艺、电压、温度)变化或改变的影响，包括管芯内的和管芯与管芯之间的。
[0043]
时钟分配结构200的一些实现方式减小了时钟网络的深度(从而减小了总时钟延迟)，并且减小了pod与时钟网络230、240的距离。
[0044]
尽管ip和soc的复杂性、速度和性能增大，但可以用时钟分配结构200来测量和补偿不同区域和块之间的时钟偏斜。
[0045]
时钟分配结构200也可以被用于硅验证时段中，以检查设计稳健性。另外，时钟分配结构200可以在hvm(high volume manufacturing，大批量制造)测试中被用于量化和补偿时钟区域之间的偏斜。从而，时钟分配结构200的一些实现方式允许了在项目的早期阶段抓住问题，并且选择不符合规范的管芯。
[0046]
用于管芯内时钟偏斜补偿的时钟分配结构200拓扑结构的一些实现方式可以减小传统的全局补偿器和pll之间的依赖性。
[0047]
因此，在本公开的一些实现方式中，延迟线局部补偿器是根据时钟设计pod和功率效率来散布的。事实上，本公开的一些实现方式将局部延迟线、局部fsm和dfx块散布到靠近时钟脊柱之处(例如，执行时钟分配的结构)。
[0048]
从而，一些实现方式可以提供平面图灵活性，以放置和路由局部延迟线和时钟结构。
[0049]
根据本公开的一些实现方式还可以改善时钟质量，因为时钟pod更接近于时钟分配结构散布(例如，时钟脊柱)，如图2所示。另外，时钟分配结构增大了灵活性，并且允许了设计改进的每平面图库存单位(stock-keeping unit，sku)的时钟分配。
[0050]
从而，本公开的特定实现方式在功率和面积方面是高效的，并且能减小偏斜变化。
[0051]
从面积和泄漏角度来看，本公开的一些实现方式可以对每个脊柱(例如，时钟网络)添加延迟线hip单元，并且避免使用包含六条延迟线的传统补偿器hip单元。
[0052]
从功率的角度来看，如图2所示，一些实现方式可以通过共享相同的路由资源来减小直到pod的时钟源路径。这种更接近的pod可以减小时钟网络之间的偏斜变化。
[0053]
一些实现方式可以被应用于复杂的结构(例如，很长的管芯)，这是通过将大的时钟网络分离成局部时钟网络，这些局部时钟网络进行局部补偿并且可以被全局补偿。
[0054]
利用本公开，可以将多个管芯、分区和块的时钟补偿组合起来。
[0055]
从而，一些实现方式在支持非常大的管芯的同时，在整个芯片上提供了高质量、高速的时钟。
[0056]
本公开的各种实现方式将传统的时钟补偿结构划分为两个或更多个补偿结构阶段(例如，全局和局部)。在这样的实现方式中，一个阶段在局部网络内进行补偿(例如，局部补偿)，并且另一个阶段在所有局部部分之间进行补偿(例如，全局补偿)，如图3中所示。
[0057]
图3代表了一种特别适用于大型管芯的补偿拓扑结构。在大型管芯中，在高速频率下(例如，基于模拟延迟线(adl)10nm 的6ghz、7ghz)想要在数千微米上有非常低的偏斜。从而，图3根据本公开的实现方式图示了详细时钟分配结构300。
[0058]
在第一补偿阶段(例如，全局补偿序列)中，全局主补偿结构开始于第一分歧点，如时钟结构300的中间所示。时钟结构300例如使用网络之间的相位检测器380补偿时钟网络335，340。
[0059]
一般而言，在全局补偿序列阶段中，可以并行添加更多需要补偿的网络(从而添加更多的pod)。
[0060]
第二补偿阶段(例如，局部补偿序列)补偿局部部分(如图3-图4所示)，并且完成整个补偿序列。这个部分是并行进行的，以节省时间和减少级联补偿的使用。
[0061]
应当减少级联补偿的使用，因为级联补偿机制会在补偿阶段之间积累偏斜变化。
[0062]
时钟分配结构300包括时钟源310、四条延迟线(即，延迟线365、延迟线360、延迟线370和延迟线375)、四个时钟网络(即，时钟网络330、时钟网络335、时钟网络340和时钟网络345)、四个全局驱动器、两个局部相位检测器(即，局部相位检测器350和局部相位检测器355)、以及全局相位检测器380。
[0063]
时钟源310接收参考时钟信号并且输出全局时钟信号到第一节点。时钟源310包括例如锁相环。时钟源310可以至少部分地基于从时钟网络340接收的反馈时钟信号来控制全局时钟信号。
[0064]
时钟分配结构300的上部——包括延迟线360和延迟线365——至少间接地连接到第一节点并且接收至少部分地基于全局时钟信号的第一信号。
[0065]
时钟分配结构的下部——包括延迟线370和延迟线375——与上部并行地至少间接地连接到第一节点。下部接收至少部分地基于全局时钟信号的第二信号。
[0066]
理想情况下，第一信号与第二信号是相同的。然而，路径从第一节点分歧，使第一节点成为pod。制造上的不完善导致第一信号与第二信号略有分歧。
[0067]
因为延迟线360与延迟线365是并行的，所以从第一节点到延迟线360的路径在第二节点处与到延迟线365的路径发生分歧。同样地，因为延迟线370与延迟线375是并行的，
所以从第一节点到延迟线370的路径在第三节点处与到延迟线375的路径发生分歧。
[0068]
从而，第二和第三节点定义了局部补偿序列的分歧点。可以为朝着额外的各自脊柱输入的额外局部网络定义这些pod。
[0069]
延迟线360接收至少部分地基于全局时钟信号的第一信号。延迟线360向第一信号应用固定的延迟，以产生第一延迟信号输出到时钟网络340。
[0070]
延迟线365也接收至少部分地基于全局时钟信号的第一信号。延迟线365向第一信号应用可调谐的延迟，以产生第二延迟信号输出到时钟网络330。
[0071]
延迟线370接收至少部分地基于全局时钟信号的第二信号。延迟线370向第二信号应用可调谐的延迟，以产生第三延迟信号输出到时钟网络335。
[0072]
延迟线375也接收至少部分地基于全局时钟信号的第二信号。延迟线375向第二信号应用可调谐的延迟，以产生第四延迟信号输出到时钟网络345。
[0073]
时钟网络340从延迟线360接收第一延迟信号，并且将第一延迟信号分配到全局驱动器。时钟网络340还将第一延迟信号作为参考信号输出到局部相位检测器350。此外，时钟网络340将第一延迟信号作为参考信号输出到全局相位检测器380。另外，时钟网络340将第一延迟信号作为反馈时钟信号输出到时钟源310。
[0074]
时钟网络330从延迟线365接收第二延迟信号，并且将第二延迟信号分配到全局驱动器。时钟网络330还将第二延迟信号作为反馈信号输出到局部相位检测器350。
[0075]
时钟网络335从延迟线370接收第三延迟信号，并且将第三延迟信号分配到全局驱动器。时钟网络335还将第三延迟信号作为反馈信号输出到全局相位检测器380。此外，时钟网络335将第三延迟信号作为参考信号输出到局部相位检测器355。
[0076]
时钟网络345从延迟线375接收第四延迟信号，并且将第四延迟信号分配到全局驱动器。时钟网络345还将第四延迟信号作为反馈信号分配到局部相位检测器355。
[0077]
局部相位检测器350从时钟网络340接收第一延迟信号作为参考信号，并且从时钟网络330接收第二延迟信号作为反馈信号。局部相位检测器350确定来自时钟网络330的反馈信号和来自时钟网络340的参考信号之间的第一相位差。局部相位检测器350将第一相位差输出到延迟线365。
[0078]
局部相位检测器355从时钟网络335接收第三延迟信号作为参考信号，并且从时钟网络345接收第四延迟信号作为反馈信号。局部相位检测器355确定来自时钟网络345的反馈信号和来自时钟网络335的参考信号之间的第二相位差。局部相位检测器355将第二相位差输出到延迟线375。
[0079]
全局相位检测器380从时钟网络340接收第一延迟信号作为参考信号，并且从时钟网络335接收第三延迟信号作为反馈信号。全局相位检测器380确定来自时钟网络335的反馈信号和来自时钟网络340的参考信号之间的全局相位差。全局相位检测器380将全局相位差输出到延迟线370。
[0080]
延迟线365从局部相位检测器350接收第一相位差。延迟线365可以基于第一相位差来控制被应用来产生第二延迟信号的可调谐延迟。
[0081]
延迟线375从局部相位检测器355接收第二相位差。延迟线375可以基于第二相位差来控制被应用来产生第四延迟信号的可调谐延迟。
[0082]
延迟线370从全局相位检测器380接收全局相位差。延迟线370可以基于全局相位
差来控制被应用来产生第三延迟信号的可调谐延迟。
[0083]
在本公开的许多实现方式中，补偿机制包括hip单元、补偿器逻辑sip单元、以及相位检测器。
[0084]
hip单元包含模拟延迟线和内部有限状态机(fsm)，例如在延迟线360、365、370、375中。
[0085]
每个局部网络(例如，上部、下部)中的补偿器逻辑sip单元(未画出)可以控制延迟线并且执行读取/写入服务寄存器配置和状态读出。
[0086]
相位检测器(例如，相位检测器350、相位检测器355、相位检测器380)位于两个被补偿的时钟网络之间，而相位检测器输出反馈到fsm，以控制延迟线。
[0087]
为了实现这种补偿拓扑结构，使用了下面的序列：
[0088]
1)在时钟源310中断言pll锁定使能
[0089]
2)等待pll锁定输出指示
[0090]
3)全局补偿使用全局相位检测器380对两个局部网络进行去偏斜。
[0091]
与全局补偿并行地，延迟线365的局部补偿将开始针对延迟线360的补偿。
[0092]
4)等待全局补偿“完成”输出信号被断言。
[0093]
5)延迟线375的局部补偿将开始针对延迟线370的补偿。
[0094]
6)一旦延迟线365和375的局部补偿完成，就可以相对于延迟线365或延迟线375，针对额外的延迟线开始额外的补偿。
[0095]
图4根据本公开的实现方式图示了包括全局补偿器的详细时钟分配结构400。
[0096]
时钟分配结构400包括时钟源410、四条延迟线(即，延迟线465、延迟线460、延迟线470和延迟线475)、四个时钟网络(即，时钟网络430、时钟网络435、时钟网络440和时钟网络445)、四个全局驱动器、两个局部相位检测器(即，局部相位检测器450和局部相位检测器455)、以及全局相位检测器480。时钟分配结构400还包括全局补偿器490、固定延迟线493、以及可调谐延迟线496。
[0097]
时钟源410接收参考时钟信号并且输出全局时钟信号到第一节点。时钟源410包括例如锁相环。时钟源410可以基于从时钟网络440接收的反馈时钟信号来控制全局时钟信号。第一节点从而是第一分歧点。
[0098]
全局补偿器490包括固定延迟线493和可调谐延迟线496。固定延迟线493接收来自第一节点的全局时钟信号。固定延迟线493向全局时钟信号应用固定延迟，以产生第一延迟全局时钟信号。
[0099]
可调谐延迟线496接收来自第一节点的全局时钟信号。可调谐延迟线496向全局时钟信号应用可调谐延迟，以产生第二延迟全局时钟信号。可调谐延迟线496基于从全局相位检测器480接收的全局相位检测器输出来调整可调谐延迟。
[0100]
时钟分配结构400的上部——包括延迟线460和延迟线465——接收第一延迟全局时钟信号。
[0101]
时钟分配结构400的下部——包括延迟线470和延迟线475——接收第二延迟全局时钟信号。
[0102]
因为延迟线460与延迟线465是并行的，所以从延迟线493到延迟线460的路径在第二节点处与到延迟线465的路径发生分歧。同样地，因为延迟线470与延迟线475是并行的，
所以从延迟线496到延迟线470的路径在第三节点处与到延迟线475的路径发生分歧。
[0103]
从而，第二和第三节点定义了局部补偿序列的分歧点。可以为朝着额外的各自脊柱输入的额外局部网络定义这些pod。
[0104]
延迟线460接收第一延迟全局时钟信号。延迟线460向第一延迟全局时钟信号应用固定的延迟，以产生第一延迟局部信号输出到时钟网络440。
[0105]
延迟线465也接收第一延迟全局时钟信号。延迟线465向第一延迟全局时钟信号应用可调谐的延迟，以产生第二延迟局部信号输出到时钟网络430。
[0106]
延迟线470接收第二延迟全局时钟信号。延迟线470向第二延迟全局时钟信号应用固定的延迟，以产生第三延迟局部信号输出到时钟网络435。
[0107]
延迟线475也接收第二延迟全局时钟信号。延迟线475向第二延迟全局时钟信号应用可调谐的延迟，以产生第四延迟局部信号输出到时钟网络445。
[0108]
时钟网络440从延迟线460接收第一延迟局部信号，并且将第一延迟局部信号分配到全局驱动器。时钟网络440还将第一延迟局部信号作为参考信号输出到局部相位检测器450。此外，时钟网络440将第一延迟局部信号作为参考信号输出到全局相位检测器480。另外，时钟网络440将第一延迟局部信号作为反馈时钟信号输出到时钟源410。
[0109]
时钟网络430从延迟线465接收第二延迟局部信号，并且将第二延迟局部信号分配到全局驱动器。时钟网络430还将第二延迟局部信号作为反馈信号输出到局部相位检测器450。
[0110]
时钟网络435从延迟线470接收第三延迟局部信号，并且将第三延迟局部信号分配到全局驱动器。时钟网络435还将第三延迟局部信号作为反馈信号输出到全局相位检测器480。此外，时钟网络435将第三延迟局部信号作为参考信号输出到局部相位检测器455。
[0111]
时钟网络445从延迟线475接收第四延迟局部信号，并且将第四延迟局部信号分配到全局驱动器。时钟网络445还将第四延迟局部信号作为反馈信号分配到局部相位检测器455。
[0112]
局部相位检测器450从时钟网络440接收第一延迟局部信号作为参考信号，并且从时钟网络430接收第二延迟局部信号作为反馈信号。局部相位检测器450确定来自时钟网络430的反馈信号和来自时钟网络440的参考信号之间的第一相位差。局部相位检测器450将第一相位差输出到延迟线465。
[0113]
局部相位检测器455从时钟网络435接收第三延迟局部信号作为参考信号，并且从时钟网络445接收第四延迟局部信号作为反馈信号。局部相位检测器455确定来自时钟网络445的反馈信号和来自时钟网络435的参考信号之间的第二相位差。局部相位检测器455将第二相位差输出到延迟线475。
[0114]
全局相位检测器480从时钟网络440接收第二延迟局部信号作为参考信号，并且从时钟网络435接收第三延迟局部信号作为反馈信号。全局相位检测器480确定来自时钟网络435的反馈信号和来自时钟网络440的参考信号之间的全局相位差。全局相位检测器480将全局相位差输出到可调谐延迟线496。
[0115]
延迟线465从局部相位检测器450接收第一相位差。延迟线465可以至少部分地基于第一相位差来控制被应用来产生第二延迟局部信号的可调谐延迟。
[0116]
延迟线475从局部相位检测器455接收第二相位差。延迟线475可以至少部分地基
于第二相位差来控制被应用来产生第四延迟局部信号的可调谐延迟。
[0117]
可调谐延迟线496从全局相位检测器480接收全局相位差。可调谐延迟线496可以至少部分地基于全局相位差来控制被应用来产生第二延迟全局时钟信号的可调谐延迟。
[0118]
在一些实现方式中，延迟线460和延迟线493是固定的而不是可调谐的，因为它们在驱动时钟源反馈并且充当补偿的参考延迟(例如，长环反馈模式中的pll)。
[0119]
由于全局补偿器490的可调谐延迟线496可以调谐延迟线470和延迟线475，所以延迟线470也可以是固定的。
[0120]
在传统的时钟分配结构中，存在单个时钟域，它用单个pll推动六个不同的脊柱(例如，时钟结构)。在级联模式中，传统时钟分配结构的脊柱被补偿到参考脊柱。在这样的设计中，最长的路径可以是大约10,000um，这是所有其他时钟路径的基线距离。这个距离也是相位检测器回到主补偿器单元的路径的基线距离。
[0121]
在传统时钟散布方法和当前时钟散布方法之间执行了比较。
[0122][0123]
表格1
[0124]
[0125][0126]
表格2
[0127]
对于本方法，一种实现方式的总电容被估计为约10.59pf。
[0128]
表格3总结了本公开的一个实现方式和传统方法的电容，以及估计相应的节省的功率。从而，表格3总结了本公开的实现方式与传统方法相比的总功率节省。
[0129]
根据本公开的实现方式的总功率10.59传统方法的总功率22.261248功率节省[％]52.4
[0130]
表格3
[0131]
在本公开的实现方式中，pll和补偿器延迟线都可被高效地集中化。从而，除了节省功率以外，实现方式还减少了最长时钟路径中的中继器的数目(例如，阶段的数目)。具体而言，传统的时钟散布方法使用48个中继器，而本公开的实现方式可以只使用36个阶段。这种阶段数目的减少于是改善了整体偏斜变化。
[0132]
另外，包含六条延迟线的传统补偿器ip单元的面积为120um
×
50um。相比之下，根据本公开的实现方式包括一种小型、紧凑的补偿器ip单元，其面积为10um
×
40um。因此，本公开的一些实现方式可以大幅减小时钟分配结构的面积，并且为每个时钟散布创造更接近的pod。这种改善可以提供根据平面图放置延迟线的灵活性。
[0133]
图5根据本公开的实现方式图示了计算设备500。计算设备500可包括网络接口510、用户输入接口520、存储器530、处理器540、用户输出接口550、以及时钟分配结构560。
[0134]
虽然被图示在单个壳体内，但计算设备500可以分布在合作执行程序指令的多个壳体或者子系统上。在一些实现方式中，计算设备500可包括一个或多个刀片服务器设备、独立服务器设备、个人计算机、路由器、集线器、交换机、桥接器、防火墙设备、入侵检测设备、大型计算机、网络附接存储设备、智能电话和其他移动电话、以及其他类型的计算设备。可以根据任何计算机体系结构来配置系统硬件，例如对称多处理(symmetric multi-processing，smp)体系结构或者非统一存储器访问(non-uniform memory access，numa)体系结构。
[0135]
网络接口510提供一个或多个通信连接和/或一个或多个设备，这些通信连接和/或设备允许了计算设备500和其他计算系统(未示出)之间通过通信网络或者网络集合(未
area network，lan)、广域网(wide area network，wan)、或者城域网(metropolitan area network，man)。在计算设备之间可包括一个或多个直接通信链路。此外，在一些情况下，计算设备可被安装在地理上分布的位置。在其他情况下，多个计算设备可被安装在一个地理位置，例如服务器场或者办公室。
[0146]
如本文所使用的，术语“存储介质”、“计算机可读存储媒介”或者“计算机可读存储介质”可以指非暂态存储介质，例如硬盘驱动器、存储芯片和缓存存储器，也可以指暂态存储介质，例如载波或者传播信号。
[0147]
可以以各种方式来实现用于时钟补偿的系统的各方面(例如，作为一种方法、一种系统、一种计算机程序产品或者一个或多个计算机可读存储介质)。因此，本公开的各方面可以采取硬件实现的形式、软件实现的形式(包括固件、驻留软件、或者微代码)、或者结合了硬件和软件方面的实现方式，这在本文中可以被概括称为“电路”、“模块”或“系统”。本公开中描述的功能可被实现为由一个或多个硬件处理单元执行的算法，例如，一个或多个计算机的一个或多个微处理器。在各种实施例中，所描述的方法的不同操作和操作的不同部分可以由不同的处理单元执行。此外，本公开的各方面可以采取体现在一个或多个计算机可读介质中的计算机程序产品的形式，该介质上体现(例如，编码或存储)有计算机可读程序代码。在各种实现方式中，这样的计算机程序可以例如被下载到(或者更新到)现有的设备和系统，或者在制造这些设备和系统时被存储。
[0148]
在描述中，参考了附图，其中相似的标号可以指示相同或者功能上相似的元素。附图中图示的元素不一定是按比例绘制的。此外，某些实现方式可包括比图中所示更多或更少的元素和/或图中所示元素的子集。另外，一些实现方式可包含来自两幅或更多幅图的特征的适当组合。
[0149]
本公开的这些组件、安排和/或特征是联系各种实现方式来描述的，并且仅仅是用来简化本公开的示例，而并不打算是限制性的。在实际实现方式的开发中，可以做出依实现方式而定的决定，以实现开发者的具体目标，包括遵守系统、商业和/或法律约束，这在各个实现方式之间可能是不同的。此外，虽然这种开发努力可能是复杂且耗时的，但对于受益于本公开的本领域普通技术人员而言它将是一项常规工作。
[0150]
附图描绘了各种组件之间的空间关系以及组件的各种方面的空间方位。这些设备、组件、构件和装置可以被定位在任何方位。从而，使用诸如“上方”、“下方”、“上面”、“下面”、“顶部”、“底部”之类的术语或者其他类似的术语来描述各种组件之间的空间关系或者描述这种组件的各方面的空间方位，分别描述了组件之间的相对关系或者这种组件的各方面的空间方位，因为所描述的组件可以被定向在任何方向上。
[0151]
本公开的系统、方法和装置具有若干个创新的方面，其中没有任何一个是本文公开的属性的全部原因。一些目标或优势可能无法通过本文描述的实现方式来实现。从而，例如，某些实现方式可以以实现或优化本文教导的一个优点或一组优点而不实现或优化本文教导或建议的其他目标或优点的方式操作。
[0152]
在一个示例实现方式中，附图的电路可被实现在关联的电子设备的板上。该板可以是一般的电路板，该电路板容纳电子设备的内部电子系统的组件，并且进一步为其他外设提供连接器。更具体而言，该板可以提供电气连接，系统的其他组件可以通过这些电气连接进行电气通信。任何处理器(包括数字信号处理器、微处理器和支持性芯片组，等等)和计
算机可读的非暂态存储器元件可以基于配置、处理需求和计算机设计耦合到该板。其他组件，例如外部存储装置、附加传感器、用于音频/视频显示的控制器以及外围设备，可以作为插件卡经由线缆被附接到该板，或者被集成到该板本身之中。在各种实现方式中，本文描述的功能可以以仿真形式实现为在一个或多个可配置(例如，可编程)元素内运行的软件或固件，这些元素被安排在支持这些功能的结构中。提供仿真的软件或固件可被提供在一个或多个非暂态计算机可读存储介质上，该介质包括允许一个或多个处理器执行这些功能的指令。
[0153]
在另一个示例实现方式中，附图的电路可被实现为独立的模块(例如，具有被配置为执行特定应用或功能的关联组件和电路的设备)，或者作为插件模块被实现到电子设备的专用硬件中。本公开的实现方式可以很容易地被包括在片上系统(system-on-chip，soc)封装中。soc代表集成电路(integrated circuit，ic)，它将计算机或其他电子系统的组件集成到一个芯片中。soc可包含数字的、模拟的、混合的信号和射频功能。其他实现方式可包括多芯片模块(multi-chip-module，mcm)，其中有多个单独的ic位于一个电子封装内，并且通过该电子封装进行交互。在各种其他实现方式中，处理器可被实现在专用集成电路(application specific integrated circuit，asic)、现场可编程门阵列(field programmable gate array，fpga)、可编程阵列逻辑(programmable array logic，pal)、通用阵列逻辑(generic array logic，gal)以及其他半导体芯片中的一个或多个硅芯中。
[0154]
本文概述的规格、尺寸和关系(例如，处理器、逻辑操作、延迟线的数目)是为了举例和教导的非限制性目的而提供的。可以对这种组件的安排进行各种修改和改变。因此，应从说明意义而不是限制意义上来看待说明书和附图。
[0155]
在本文提供的众多示例中，为了清晰和举例，按照两个、三个或者更多的电气组件来描述了交互。可以以任何方式合并该系统。沿着类似的设计替换，附图中图示的组件、模块和元素可以在本公开的范围内按各种可能的配置被组合。在某些情况下，通过参考有限数目的电气元件，可能更容易描述给定的一组流程的一个或多个功能。附图及其教导的电路是容易缩放的，并且可以适应许多组件，以及更复杂/精密的安排和配置。因此，提供的示例并不限制可能被应用到众多其他体系结构的电路的范围或者约束该电路的教导。
[0156]
在本公开中，提及被包括在“一个实现方式”、“示例实现方式”、“一实现方式”、“另一实现方式”、“一些实现方式”、“各种实现方式”、“其他实现方式”、“替换实现方式”等等中的各种特征(例如，元素、结构、模块、组件、操作、特性，等等)，是打算意指任何这种特征被包括在本公开的一个或多个实现方式中，并且可能被组合或者可能不一定被组合在相同实现方式中。一些操作可以被酌情删除或省略，或者这些操作可以被大幅地修改或改变。此外，这些操作的时机也可以被大幅更改。先前的操作流程是为了举例和论述而提供的。本文描述的实现方式提供了灵活性，因为可以提供任何适当的安排、时间顺序、配置和定时机制。
[0157]
示例
[0158]
示例1是一种用于时钟补偿的装置，该装置包括时钟源，被配置为输出时钟信号；第一延迟线，来接收第一时钟源信号并且产生第一输出，所述第一时钟源信号至少部分地基于所述时钟信号；第一时钟脊柱，其接收所述第一输出并且产生全局参考时钟信号；第二延迟线，来接收第二时钟源信号并且产生第二输出，所述第二时钟源信号至少部分地基于
所述时钟信号；第二时钟脊柱，其接收所述第二输出并且产生全局反馈时钟信号；以及全局相位检测器，来检测所述全局参考时钟信号和所述全局反馈时钟信号之间的相位差以产生全局相位检测器输出，其中，所述第二时钟源信号是至少部分地基于所述全局相位检测器输出而被控制的。
[0159]
在示例2中，如示例1所述的主题可选地可以包括所述第二延迟线接收所述全局相位检测器输出。
[0160]
在示例3中，如示例1-2中的任一项所述的主题可选地可以包括第三延迟线，来接收所述第一时钟源信号并且产生第三输出；第三时钟脊柱，其接收所述第三输出并且产生局部反馈信号；以及局部相位检测器，来检测局部参考信号和所述局部反馈信号之间的相位差以产生局部相位检测器输出，其中，所述第一时钟脊柱产生所述局部参考信号。
[0161]
在示例4中，如示例3所述的主题可选地可以包括所述第三延迟线接收所述局部相位检测器输出。
[0162]
在示例5中，如示例1-4中的任一项所述的主题可选地可以包括所述时钟源包括锁相环，该锁相环接收参考时钟和反馈时钟信号并且生成所述时钟信号，并且所述第一时钟脊柱产生所述反馈时钟信号。
[0163]
在示例6中，如示例1-5中的任一项所述的主题可选地可以包括全局补偿器单元，其包括第一全局延迟线和第二全局延迟线，其中，所述第一全局延迟线接收所述时钟信号并且输出所述第一时钟源信号，并且所述第二全局延迟线接收所述时钟信号并且输出所述第二时钟源信号。
[0164]
在示例7中，如示例6所述的主题可选地可以包括所述第二全局延迟线接收所述全局相位检测器输出。
[0165]
示例8是一种系统，包括如示例1-7中的任一项所述的主题。
[0166]
示例9是一种用于时钟补偿的方法，该方法包括利用第一延迟线至少部分地基于第一时钟源信号产生第一输出，所述第一时钟源信号至少部分地基于时钟信号；利用第一时钟脊柱产生全局参考时钟信号，所述全局参考时钟信号至少部分地基于所述第一输出；利用第二延迟线至少部分地基于第二时钟源信号产生第二输出，所述第二时钟源信号至少部分地基于所述时钟信号；利用第二时钟脊柱产生全局反馈时钟信号，所述全局反馈时钟信号至少部分地基于所述第二输出；并且检测所述全局参考时钟信号和所述全局反馈时钟信号之间的相位差以产生全局相位检测器输出，其中，所述第二时钟源信号是至少部分地基于所述全局相位检测器输出而被控制的。
[0167]
在示例10中，如示例9所述的主题可选地可以包括所述第二延迟线接收所述全局相位检测器输出。
[0168]
在示例11中，如示例9-10中的任一项所述的主题可选地可以包括利用第三延迟线至少部分地基于所述第一时钟源信号产生第三输出；利用第三时钟脊柱至少部分地基于所述第三输出产生局部反馈信号；并且检测局部参考信号和所述局部反馈信号之间的相位差以产生局部相位检测器输出，其中，所述第一时钟脊柱产生所述局部参考信号。
[0169]
在示例12中，如示例11中的任一项所述的主题可选地可以包括所述第三延迟线接收所述局部相位检测器输出。
[0170]
在示例13中，如示例9-12中的任一项所述的主题可选地可以包括利用锁相环至少
部分地基于参考时钟和反馈时钟信号生成所述时钟信号；并且利用所述第一时钟脊柱产生所述反馈时钟信号。
[0171]
在示例14中，如示例9-13中的任一项所述的主题可选地可以包括利用第一全局延迟线至少部分地基于所述时钟信号输出所述第一时钟源信号；并且利用第二全局延迟线至少部分地基于所述时钟信号输出所述第二时钟源信号。
[0172]
在示例15中，如示例14所述的主题可选地可以包括所述第二全局延迟线接收所述全局相位检测器输出。
[0173]
示例16是一种装置，包括用于执行如示例9-15中的任一项所述的主题的装置。
[0174]
示例17是一种包括代码的机器可读介质，所述代码当被执行时，使得机器执行如示例9-15中的任一项所述的主题。
[0175]
示例18是一种编码有指令的非暂态计算机可读介质，所述指令当被计算机执行时，使得所述计算机执行一种方法，该方法包括：利用第一延迟线至少部分地基于第一时钟源信号产生第一输出，所述第一时钟源信号至少部分地基于时钟信号，其中，第一时钟脊柱至少部分地基于所述第一输出产生全局参考时钟信号；并且利用第二延迟线至少部分地基于第二时钟源信号产生第二输出，所述第二时钟源信号至少部分地基于所述时钟信号，其中，第二时钟脊柱产生全局反馈时钟信号，所述全局反馈时钟信号至少部分地基于所述第二输出，在所述全局参考时钟信号和所述全局反馈时钟信号之间检测相位差以产生全局相位检测器输出，并且所述第二时钟源信号是至少部分地基于所述全局相位检测器输出而被控制的。
[0176]
在示例19中，如示例18所述的主题可选地可以包括所述第二延迟线接收所述全局相位检测器输出。
[0177]
在示例20中，如示例18-19中的任一项所述的主题可选地可以包括利用第三延迟线至少部分地基于所述第一时钟源信号产生第三输出，其中，第三时钟脊柱至少部分地基于所述第三输出产生局部反馈信号，在局部参考信号和所述局部反馈信号之间检测相位差以产生局部相位检测器输出，并且所述第一时钟脊柱产生所述局部参考信号。
[0178]
在示例21中，如示例20所述的主题可选地可以包括所述第三延迟线接收所述局部相位检测器输出。
[0179]
在示例22中，如示例18-21中的任一项所述的主题可选地可以包括锁相环至少部分地基于参考时钟和反馈时钟信号生成所述时钟信号，并且所述第一时钟脊柱产生所述反馈时钟信号。
[0180]
在示例23中，如示例18-22中的任一项所述的主题可选地可以包括利用第一全局延迟线至少部分地基于所述时钟信号输出所述第一时钟源信号；并且利用第二全局延迟线至少部分地基于所述时钟信号输出所述第二时钟源信号。
[0181]
在示例24中，如示例23所述的主题可选地可以包括所述第二全局延迟线接收所述全局相位检测器输出。
[0182]
示例25是一种装置，包括用于输出时钟信号的装置；第一延迟装置，用于接收第一时钟源信号并且产生第一输出，所述第一时钟源信号至少部分地基于所述时钟信号；用于接收所述第一输出并且产生全局参考时钟信号的装置；第二延迟装置，用于接收第二时钟源信号并且产生第二输出，所述第二时钟源信号至少部分地基于所述时钟信号；用于接收
所述第二输出并且产生全局反馈时钟信号的装置；以及用于检测所述全局参考时钟信号和所述全局反馈时钟信号之间的相位差以产生全局相位检测器输出的装置，其中，所述第二时钟源信号是至少部分地基于所述全局相位检测器输出而被控制的。
[0183]
在示例26中，如示例25所述的主题可选地可以包括所述第二延迟装置接收所述全局相位检测器输出。
[0184]
在示例27中，如示例25-26中的任一项所述的主题可选地可以包括第三延迟装置，用于接收所述第一时钟源信号并且产生第三输出；用于接收所述第三输出并且产生局部反馈信号的装置；以及用于检测局部参考信号和所述局部反馈信号之间的相位差以产生局部相位检测器输出的装置，其中，所述用于接收所述第一输出的装置产生所述局部参考信号。
[0185]
在示例28中，如示例27所述的主题可选地可以包括所述第三延迟装置接收所述局部相位检测器输出。
[0186]
在示例29中，如示例25-28中的任一项所述的主题可选地可以包括所述用于输出时钟信号的装置包括锁相环，该锁相环接收参考时钟和反馈时钟信号并且生成所述时钟信号，并且所述用于接收所述第一输出的装置产生所述反馈时钟信号。
[0187]
在示例30中，如示例25-29中的任一项所述的主题可选地可以包括全局补偿器单元，其包括第一全局延迟装置和第二全局延迟装置，所述第一全局延迟装置用于接收所述时钟信号并且输出所述第一时钟源信号，并且所述第二全局延迟装置用于接收所述时钟信号并且输出所述第二时钟源信号。
[0188]
在示例31中，如示例30所述的主题可选地可以包括所述第二全局延迟装置接收所述全局相位检测器输出。