半导体存储器件及其制造方法与流程

半导体存储器件及其制造方法
1.相关申请的交叉引用
2.该申请要求于2021年8月3日向韩国知识产权局提交的韩国专利申请no.10-2021-0101971的优先权，该申请的公开内容通过引用整体并入于此。
技术领域
3.本发明构思涉及一种半导体存储器件及其制造方法。


背景技术：

4.半导体器件由于其小尺寸、多功能性和/或低制造成本而在电子行业中具有重要作用。随着电子行业的发展，半导体器件的集成度日益提高。半导体器件的图案的线宽度由于其高集成度而不断减小。然而，图案的精细度需要新的曝光技术和/或昂贵的曝光技术，从而很难高度地集成半导体器件。因此最近已对新的集成技术进行了各种研究。


技术实现要素：

5.本发明构思的一些实施例提供一种制造半导体存储器件的方法以及一种通过该方法制造的故障率低的半导体存储器件。
6.本发明构思的一些实施例提供一种具有提高的可靠性和改善的结构稳定性的半导体存储器件。
7.根据本发明构思的一些实施例，一种制造半导体存储器件的方法可以包括：提供包括单元阵列区域和边界区域的衬底；在所述单元阵列区域上形成在所述衬底的上部限定多个有源部分的器件隔离层；在所述边界区域上在所述衬底上形成中间层；在所述衬底上形成电极层，所述电极层在所述边界区域上覆盖所述中间层；在所述电极层上形成覆盖层(capping layer)；形成附加覆盖图案以在所述边界区域上为所述覆盖层提供第一台阶差；以及对所述附加覆盖图案、所述覆盖层和所述电极层执行蚀刻工艺以形成跨过所述有源部分的多条位线。在所述蚀刻工艺期间，所述电极层在所述单元阵列区域和所述边界区域上可以同时被暴露。
8.根据本发明构思的一些实施例，一种半导体存储器件可以包括：衬底，所述衬底包括单元阵列区域和边界区域；中间层，所述中间层在所述边界区域上位于所述衬底上；位线，所述位线在所述单元阵列区域上跨过所述衬底并且延伸到所述边界区域上以在所述边界区域上覆盖所述中间层，所述位线的顶表面在所述边界区域上包括台阶差；位线覆盖图案，所述位线覆盖图案位于所述位线上；以及附加覆盖图案，所述附加覆盖图案在所述边界区域上位于所述位线覆盖图案上。所述位线覆盖图案的顶表面可以是与所述衬底的顶表面平行的平坦表面。所述位线覆盖图案在所述单元阵列区域上的第一厚度可以等于所述位线覆盖图案在所述边界区域上的第二厚度与所述附加覆盖图案在所述边界区域上的第三厚度之和。
9.根据本发明构思的一些实施例，一种制造半导体存储器件的方法可以包括：形成
在衬底的单元阵列区域上限定多个有源部分的器件隔离层；在所述衬底的外围电路区域上形成栅极电介质结构，所述栅极电介质结构延伸到位于所述单元阵列区域与所述外围电路区域之间的边界区域上；在所述衬底的整个表面上形成缓冲层，所述缓冲层在所述边界区域上包括台阶差；在所述缓冲层上形成电极层，所述电极层在所述边界区域上包括台阶差；在所述电极层上形成第一覆盖层；对所述第一覆盖层执行平坦化工艺；通过在所述外围电路区域上对所述第一覆盖层和所述电极层执行第一蚀刻工艺来形成外围栅极图案；在所述第一覆盖层上形成第二覆盖层；在所述第一覆盖层和所述第二覆盖层上形成附加覆盖图案，所述附加覆盖图案覆盖所述缓冲层的所述台阶差和所述电极层的所述台阶差；以及对所述附加覆盖图案、所述第一覆盖层和所述第二覆盖层及所述电极层执行蚀刻工艺以形成跨过所述有源部分的多条位线。所述蚀刻工艺可以包括：第一阶段，在所述第一阶段对所述第一覆盖层和所述第二覆盖层进行蚀刻或者对所述附加覆盖图案进行蚀刻以暴露所述电极层；以及第二阶段，在所述第二阶段对所述电极层进行蚀刻。对所述单元阵列区域执行所述第二阶段的时间可以与对所述外围电路区域执行所述第二阶段的时间相同。
附图说明
10.图1图示了示出根据本发明构思的一些实施例的半导体存储器件的布局。
11.图2图示了示出根据本发明构思的一些实施例的半导体存储器件的俯视图。
12.图3a至图11a和图14a图示了沿着图2的第一方向截取的截面图，示出了根据本发明构思的一些实施例的制造半导体存储器件的方法。
13.图3b至图11b和图14b图示了沿着图2的第二方向截取的截面图，示出了根据本发明构思的一些实施例的制造半导体存储器件的方法。
14.图12a、图12b、图13a和图13b图示了示出根据本发明构思的一些实施例的在制造半导体存储器件时位线的形成的截面图。
15.图15图示了示出根据本发明构思的一些实施例的半导体存储器件的截面图。
具体实施方式
16.将在本文中参考附图描述根据本发明构思的半导体存储器件。
17.图1图示了示出根据本发明构思的一些实施例的半导体存储器件的布局。图2图示了示出根据本发明构思的一些实施例的半导体存储器件的俯视图。图3a至图11a和图14a图示了沿着图2的第一方向截取的截面图，示出了根据本发明构思的一些实施例的制造半导体存储器件的方法。在图3a至图11a和图14a中，沿着线a-a’截取的截面对应于单元阵列区域的与边界区域邻近的部分的截面，并且沿着线b-b’截取的截面对应于单元阵列区域的中央部分的截面。图3b至图11b和图14b图示了沿着图2的第二方向截取的截面图，示出了根据本发明构思的一些实施例的制造半导体存储器件的方法。在图3b至图11b和图14b中，沿着线c-c’截取的截面对应于单元阵列区域和边界区域的截面，沿着线d-d’截取的截面对应于外围电路区域的截面。图12a、图12b、图13a和图13b图示了示出根据本发明构思的一些实施例的在制造半导体存储器件时位线的形成的截面图。图15图示了示出根据本发明构思的一些实施例的半导体存储器件的截面图。
18.参考图1、图2、图3a和图3b，可以形成在下文中可以被称为衬底的半导体衬底100。
衬底100可以是体硅衬底、绝缘体上硅(soi)衬底、锗衬底、绝缘体上锗(goi)衬底、硅锗衬底、iii-v族化合物半导体衬底，或通过执行选择性外延生长(seg)获得的外延薄膜衬底。在附图中，第一方向x和第二方向y被限定为指示与衬底100的顶表面平行并且彼此正交的方向。第三方向s被限定为指示与衬底100的顶表面平行并且与第一方向x和第二方向y两者相交的方向。第四方向z被限定为指示与衬底100的顶表面垂直的方向。
19.衬底100可以包括单元阵列区域car、外围电路区域per、以及位于单元阵列区域car与外围电路区域per之间的边界区域int。单元阵列区域car可以是上面设置有半导体单元以形成阵列的区，外围电路区域per可以是设置有诸如字线译码器或读出放大器电路的外围电路的区，所述外围电路对设置在单元阵列区域car上的字线wl和位线bl施加电信号或者感测来自设置在单元阵列区域car上的字线wl和位线bl的电信号。外围电路可以具有至少一个外围晶体管ptr。边界区域int可以对应于单元阵列区域car的外围部分，并且边界区域int上可以设有被设置在单元阵列区域car上的字线wl或位线bl的端部。在本描述中，边界区域int被图示为位于单元阵列区域car的第一方向x上，但是本发明构思不限于此。边界区域int可以被定位在单元阵列区域car的第二方向y上，或者不管方向如何，边界区域int可以围绕单元阵列区域car，同时沿着单元阵列区域car的外部延伸。
20.可以在衬底100中形成包括电介质材料的器件隔离层102。可以通过蚀刻衬底100以在衬底100中形成器件隔离沟槽并且用电介质材料(例如，氧化硅)填充该器件隔离沟槽来形成器件隔离层102。器件隔离层102可以在单元阵列区域car上限定衬底100的单元有源部分act，并且还在外围电路区域per上限定外围有源部分ar。当在俯视图中观察时，单元有源部分act可以对应于衬底100的被器件隔离层102围绕的部分。每一个单元有源部分act可以具有隔离形状或者彼此隔离。单元有源部分act可以各自具有在第三方向s上伸长的条形状。单元有源部分act可以在第三方向s上彼此平行。单元有源部分act的端部可以被布置为与相邻的其他单元有源部分act的中央邻近。边界区域int可以设有单元有源部分act中的单元有源部分acta，或者单元阵列区域car可以在其与边界区域int邻近的部分上设有单元有源部分acta。单元有源部分act中的单元有源部分acta可以被设置为与将在下面讨论的工艺中形成的位线(参见图2的bl)的端部邻近。例如，单元有源部分act中的单元有源部分acta可以与字线wl中的与边界区域int最邻近的一条字线相交，将在将在下面讨论的工艺中形成这些字线wl。
21.可以在单元有源部分act中形成第一杂质部分104a和第二杂质部分104b。可以通过离子注入工艺来形成第一杂质部分104a和第二杂质部分104b，在所述离子注入工艺中，杂质被掺杂到由设置在衬底100上的离子注入掩模暴露的单元有源部分act中。第一杂质部分104a可以形成在每个单元有源部分act的中央部分上，并且一对第二杂质部分104b可以形成在每个单元有源部分act的相对的边缘部分上。第一杂质部分104a和第二杂质部分104b可以各自具有与衬底100的导电类型不同的导电类型。第一杂质部分104a可以对应于公共漏极部分，而第二杂质部分104b可以对应于源极部分。
22.可以在衬底100中形成跨过单元有源部分act的字线沟槽105。字线沟槽105可以被布置在第一方向x上并且可以沿第二方向y延伸。两个字线沟槽105可以被形成为跨过一个单元有源部分act。字线沟槽105的底表面可以位于比器件隔离层102的底表面的垂直高度高的垂直高度处。尽管未示出，但是字线沟槽105可以被形成为使其底表面在器件隔离层
102中相对较深而在单元有源部分act中相对较浅。
23.字线电介质层106可以被形成为共形地覆盖字线沟槽105的表面。字线电介质层106可以包括电介质材料。字线电介质层106可以包括例如氧化硅层、热氧化层或高k电介质层。
24.字线wl可以形成在上面形成有字线电介质层106的字线沟槽105中。例如，导电层可以被形成为填充字线沟槽105。导电层和字线电介质层106可以经历诸如回蚀的工艺，以形成局部地保留在字线沟槽105中的字线wl。字线wl可以被形成为使其顶表面位于比衬底100的顶表面的垂直高度低的垂直高度处。字线wl可以包括导电材料。例如，字线wl可以包括多晶硅、掺杂多晶硅、金属或金属硅化物。
25.单元晶体管可以由每一条字线wl及其邻近的第一杂质部分104a和第二杂质部分104b构成。由于字线wl设置在字线沟槽105内，所以字线wl的下方可以设有沟道部分，每一个沟道部分的沟道长度在有限的平面区域内增加。
26.字线覆盖图案108可以形成在通过去除字线电介质层106的上部和字线wl的上部而形成的字线沟槽105的上部空间中。字线覆盖图案108可以形成在字线wl上并且可以完全地填充字线沟槽105。字线覆盖图案108可以具有沿着字线wl的纵向方向延伸的线性形状，并且覆盖字线wl的整个顶表面。字线覆盖图案108的顶表面可以位于与衬底100的顶表面的水平面相同的水平面处(例如，共面)。字线覆盖图案108可以包括电介质材料。例如，字线覆盖图案108可以包括氧化硅层、氮化硅层或氮氧化硅层。
27.参考图1、图2、图4a和图4b，外围栅极电介质层202可以形成在衬底100上。外围栅极电介质层202可以由氧化硅层、氮化硅层或氮氧化硅层形成。外围栅极电介质层202可以形成在所有的单元阵列区域car、边界区域int和外围电路区域per上。
28.外围高k电介质层204可以形成在外围栅极电介质层202上。例如，可以通过诸如化学气相沉积(cvd)或原子层沉积(ald)的沉积工艺来形成外围高k电介质层204。外围高k电介质层204可以由介电常数大于外围栅极电介质层202的介电常数的材料(例如，金属氧化物)形成。例如，外围高k电介质层204可以由从以下各材料中选择的至少一种材料形成：氧化铪(hfo)、硅酸铪(hfsio)、氮氧化铪(hfon)、氮氧化铪硅(hfsion)、氧化镧(lao)、氧化镧铝(laalo)、氧化锆(zro)、硅酸锆(zrsio)、氮氧化锆(zron)、氮氧化锆硅(zrsion)、氧化钽(tao)、氧化钛(tio)、氧化钡锶钛(basrtio)、氧化钡钛(batio)、氧化锶钛(srtio)、氧化钇(yo)、氧化铝(alo)和氧化铅钪钽(pbsctao)。外围高k电介质层204可以形成在所有的单元阵列区域car、边界区域int和外围电路区域per上。
29.含金属层206可以形成在外围高k电介质层204上。含金属层206可以由具有n型功函数或p型功函数的含金属层形成。例如，具有n型功函数的含金属层206可以包括从镧(la)、氧化镧(lao)、钽(ta)、氮化钽(tan)、铌(nb)和氮化钛(tin)中选择的至少一种。例如，具有p型功函数的含金属层206可以包括从铝(al)、氧化铝(al2o3)、氮化钛(tin)、氮化钨(wn)和氧化钌(ruo2)中选择的至少一种。含金属层206可以用于调整形成在外围电路区域per上的外围晶体管(参见图8b的ptr)的阈值电压。含金属层206可以形成在所有的单元阵列区域car、边界区域int和外围电路区域per上。
30.外围栅极电介质层202、外围高k电介质层204和含金属层206可以构成外围电路区域per上的外围栅极电介质结构210。
31.此后，可以执行使用掩模的蚀刻工艺，使得外围栅极电介质层202、外围高k电介质层204和含金属层206可以被从单元阵列区域car去除，但是可以保留在外围电路区域per上。外围栅极电介质层202、外围高k电介质层204和含金属层206可以在外围电路区域per上覆盖外围有源部分ar。在这种情况下，外围栅极电介质结构210可以具有位于边界区域int上的端部。
32.尽管未示出，但是在衬底100上形成外围栅极电介质层202之前，可以在衬底100上形成沟道层。例如，可以通过选择性外延生长(seg)来形成沟道层。沟道层的晶格常数可以大于衬底100的晶格常数。例如，沟道层可以由硅锗(sige)形成。
33.仍然参考图1、图2、图4a和图4b，中间层118可以形成在衬底100上。中间层118可以形成在边界区域int上。中间层118可以是在单元阵列区域car上形成存储单元或者在外围电路区域per上形成外围电路的工艺中产生的副产物的层。例如，中间层118可以是沟道层和外围栅极电介质结构210之一的保留在边界区域int上的部分。然而，本发明构思不限于此。
34.可以在衬底100的整个表面上依次堆叠第一电介质层112、第二电介质层114和第三电介质层116。第一电介质层112、第二电介质层114和第三电介质层116可以在单元阵列区域car上构成缓冲层110。第二电介质层114可以由相对于第一电介质层112和第三电介质层116具有蚀刻选择性的材料形成。例如，第二电介质层114可以由氮化硅层形成。第一电介质层112和第三电介质层116可以由氧化硅层形成。第一电介质层112、第二电介质层114和第三电介质层116可以在外围电路区域per上覆盖外围栅极电介质结构210。
35.由于中间层118(例如，外围栅极电介质结构210的端部)被定位在边界区域int上，所以缓冲层110可以在边界区域int上具有台阶差。例如，缓冲层110可以具有如下顶表面：其在外围电路区域per上的垂直高度高于在单元阵列区域car上的垂直高度。
36.在一些实施例中，在对外围高k电介质层204和含金属层206执行的蚀刻工艺中，可以不从单元阵列区域car去除外围栅极电介质层202。例如，可以不蚀刻外围栅极电介质层202。定位在单元阵列区域car上的外围栅极电介质层202可以用作第一电介质层112。在这种情况下，在单元阵列区域car上，可以在外围栅极电介质层202上依次堆叠第二电介质层114和第三电介质层116。在下文中，将基于图4a和图4b中图示的所得结构在下文中对此进行说明。
37.参考图1、图2、图5a和图5b，可以在衬底100的整个表面上形成下电极层120。例如，下电极层120可以由掺杂杂质的多晶硅层形成。更详细地，可以整体地沉积多晶硅层以便形成下电极层120。然后，多晶硅层可以经历若干次离子注入工艺以用n型杂质或p型杂质掺杂多晶硅层。
38.由于中间层118(例如，外围栅极电介质结构210的端部)被定位在边界区域int上，所以下电极层120可以在边界区域int上具有台阶差。例如，下电极层120可以具有如下顶表面：其在外围电路区域per上的垂直高度高于在单元阵列区域car上的垂直高度。在边界区域int上，下电极层120的与单元阵列区域car邻近的顶表面所在的垂直高度可以低于下电极层120的与外围电路区域per邻近的顶表面所在的垂直高度。
39.可以在下电极层120上形成第一掩模层122。第一掩模层122可以具有粗略地限制位线接触dcc的位置的开口。第一掩模层122可以是例如光刻胶层、非晶碳层(acl)、旋涂硬
掩模(soh)层或旋涂碳(soc)层。可以通过使用第一掩模层122作为蚀刻掩模来形成凹部124以从单元阵列区域car部分地去除下电极层120、缓冲层110和第一杂质部分104a。在此步骤中，还可以去除器件隔离层102的上部。
40.如图5a所示，凹部124可以不形成在单元有源部分acta的与边界区域int邻近的第一杂质部分104a上。例如，凹部124可以不形成在位线(参见图2、图11a和图11b的bl)的端部上，所述端部指向边界区域int。然而，本发明构思不限于此。凹部124可以形成在单元有源部分acta的与边界区域int邻近的第一杂质部分104a上，或者单元有源部分acta可以不形成在位线bl的所述端部上。
41.参考图1、图2、图6a和图6b，可以去除第一掩模层122以暴露下电极层120的上部。可以在衬底100的整个表面上堆叠掺杂杂质的多晶硅层，从而填充凹部124。然后，可以执行回蚀工艺以形成填充凹部124的多晶硅图案125。
42.可以在下电极层120和多晶硅图案125上依次堆叠扩散停止层126、上电极层128和第一覆盖层130。扩散停止层126可以是从氮化钛层、氮化钨层和氮化钽层中选择的至少一者。上电极层128可以包括钨、铝和铜中的一种。第一覆盖层130可以由氮化硅层形成。为了描述的方便，电极层120、126和128可以由堆叠在一起的下电极层120、扩散停止层126和上电极层128的组合来限定。
43.由于中间层118(例如，外围栅极电介质结构210的端部)被定位在边界区域int上，所以电极层120、126和128在中间层118上可以具有第一台阶差stp1，并且形成在电极层120、126和128上的第一覆盖层130也可以具有台阶差。电极层120、126和128的第一台阶差stp1可以被定位在边界区域int上或与边界区域int邻近的单元阵列区域car上。电极层120、126和128的第一台阶差stp1的位置可以取决于中间层118的位置、缓冲层110的厚度和/或电极层120、126和128的厚度。为了描述的方便，下文将集中于电极层120、126和128的第一台阶差stp1被定位在边界区域int上的实施例。电极层120、126和128以及第一覆盖层130可以具有如下顶表面：其在外围电路区域per上的垂直高度高于在单元阵列区域car上的垂直高度。在边界区域int上，与单元阵列区域car邻近的电极层120、126和128以及第一覆盖层130的顶表面的垂直高度可以分别低于与外围电路区域per邻近的第一覆盖层130、上电极层128和扩散停止层126的顶表面的垂直高度。例如，电极层120、126和128在单元阵列区域car上的第一顶表面ups1距衬底100的水平高度可以低于电极层120、126和128在边界区域int上的第二顶表面ups2距衬底100的水平高度。
44.参考图1、图2、图7a和图7b，可以对第一覆盖层130执行平坦化工艺。例如，可以对第一覆盖层130执行化学机械抛光(cmp)工艺，使得第一覆盖层130的顶表面可以变得基本上平坦。在这种情况下，第一覆盖层130的顶表面可以与衬底100平行(例如，与衬底100的顶表面或底表面平行)。可以执行平坦化工艺以调整形成在外围电路区域per上的外围晶体管(参见图8b的ptr)中所包括的外围栅极图案(参见图8b的gp)的高度。平坦化工艺可以部分地去除第一覆盖层130在边界区域int上的上部。例如，第一覆盖层130在边界区域int上被蚀刻得可以比在单元阵列区域car上被蚀刻得多得多。因此，第一覆盖层130在单元阵列区域car上的第一厚度t1可以大于第一覆盖层130在边界区域int上的第二厚度t2。第一覆盖层130的厚度变化点可以垂直地对应于上电极层128的第一台阶差stp1或者可以与之垂直对齐。
45.参考图1、图2、图8a和图8b，可以执行使用掩模mp来蚀刻第一覆盖层130、电极层120、126和128以及外围栅极电介质结构210的蚀刻工艺，从而形成外围栅极图案gp。在此步骤中，第一覆盖层130、电极层120、126和128、缓冲层110和中间层118可以保留在单元阵列区域car上。第一覆盖层130以及电极层120、126和128可以覆盖边界区域int的一部分。例如，边界区域int上可以设有第一覆盖层130、电极层120、126和128、缓冲层110以及中间层118的组合的端部sep，所述端部sep是通过蚀刻工艺形成的。在边界区域int上，可以蚀刻第一覆盖层130、电极层120、126和128、缓冲层110以及中间层118以部分地暴露器件隔离层102的顶表面。
46.可以通过将杂质掺杂到与外围栅极图案gp邻近的衬底100中来形成外围源极/漏极部分220。外围晶体管ptr可以由外围栅极图案gp和外围源极/漏极部分220构成。
47.参考图1、图2、图9a和图9b，可以在衬底100的整个表面上共形地堆叠间隔物层，然后间隔物层可以经历各向异性蚀刻工艺以形成覆盖外围栅极图案gp的侧壁的外围间隔物215。间隔物层可以在单元阵列区域car上覆盖第一覆盖层130，并且还可以共形地形成在第一覆盖层130、电极层120、126和128、缓冲层110以及中间层118的组合的端部sep上。然后，各向异性蚀刻工艺可以在第一覆盖层130、电极层120、126和128、缓冲层110以及中间层118的组合的端部sep上形成界面间隔物132。
48.参考图1、图2、图10a和图10b，可以形成第二覆盖层134。例如，可以通过在衬底100的整个表面上共形地沉积电介质层来形成第二覆盖层134。第二覆盖层134可以在单元阵列区域car上覆盖第一覆盖层130。第二覆盖层134可以在外围电路区域per上覆盖外围晶体管ptr。在边界区域int上，第二覆盖层134可以覆盖第一覆盖层130和界面间隔物132。
49.可以通过在衬底100的整个表面上沉积电介质材料来形成外围层间电介质层230。此后，外围层间电介质层230可以经历化学机械抛光(cmp)工艺以至少暴露第二覆盖层134的顶表面。外围层间电介质层230可以在外围电路区域per上围绕外围晶体管ptr。外围层间电介质层230可以填充外围晶体管ptr与界面间隔物132之间的空间。外围层间电介质层230的顶表面可以与第二覆盖层134的顶表面共面。
50.可以在第二覆盖层134和外围层间电介质层230上形成第三覆盖层136。例如，可以通过在衬底100的整个表面上沉积电介质材料来形成第三覆盖层136。第三覆盖层136可以由氮化硅层形成。第三覆盖层136可以具有基本上平坦并且与衬底100基本上平行(例如，与衬底100的顶表面或底表面平行或基本上平行)的顶表面。第三覆盖层136可以具有板形状。例如，第三覆盖层136可以具有在单元阵列区域car和边界区域int上基本上一致的厚度。为了描述的方便，覆盖层130、134和136可以由被定位在电极层120、126和128上的第一覆盖层130、第二覆盖层134和第三覆盖层136的组合限定。
51.参考图1、图2、图11a和图11b，可以使第三覆盖层136在边界区域int或与边界区域int邻近的单元阵列区域car上形成第二台阶差stp2。第二台阶差stp2可以被配置为使得第三覆盖层136的垂直高度可以从单元阵列区域car朝向边界区域int变得更高。在本描述中，基于第三覆盖层136的第二台阶差stp2，第三覆盖层136可以具有位于比第三覆盖层136的下顶表面的水平高度(或第三覆盖层136在单元阵列区域car上的顶表面的水平高度)高的水平高度处的部分，并且可以将第三覆盖层136的该部分限定为附加覆盖图案138。在边界区域int上，附加覆盖图案138可以被形成为突出到第三覆盖层136的顶表面上或者从第三
覆盖层136的顶表面突出。例如，在边界区域int上，可以在第三覆盖层136上设置材料层以形成第二台阶差stp2。附加覆盖图案138的形成可以包括：在第三覆盖层136上形成具有限定将形成附加覆盖图案138的区域的开口的第一掩模图案；在第一掩模图案上沉积电介质层以填充开口；然后剥离第一掩模图案。附加覆盖图案138可以包括与第三覆盖层136的材料相同的材料。例如，附加覆盖图案138可以包括氮化硅。或者，可以在第三覆盖层136上沉积电介质层，并且可以使该电介质层图案化以形成附加覆盖图案138。在这种情况下，附加覆盖图案138可以包括与第三覆盖层136的材料不同的材料。例如，附加覆盖图案138可以包括氧化硅。在一些实施例中，在除边界区域int以外的区域上，可以部分地去除第三覆盖层136的上部以形成第二台阶差stp2。例如，可以在第三覆盖层136上形成第二掩模图案以便覆盖将形成附加覆盖图案138的区域，对通过第二掩模图案暴露的第三覆盖层136执行蚀刻工艺，然后去除第二掩模图案。因此，第三覆盖层136的顶表面可以在单元阵列区域car上变低，并且第二台阶差stp2可以形成在边界区域int上。在这种情况下，附加覆盖图案138可以对应于第三覆盖层136的一部分，并且可以将附加覆盖图案138和第三覆盖层136设置为单个单块体。
52.图11b描绘了附加覆盖图案138也形成在外围电路区域per上，但是本发明构思不限于此。附加覆盖图案138可以仅形成在边界区域int上，并且可以不形成在外围电路区域per上。
53.电极层120、126和128的第一台阶差stp1可以使覆盖层130、134和136在边界区域int上的厚度减小，并且附加覆盖图案138可以被设置为补偿覆盖层130、134和136的厚度减小。例如，附加覆盖图案138可以被定位在中间层118上或上方。更详细地，附加覆盖图案138可以位于电极层120、126和128的第一台阶差stp1上或上方。当在俯视图中观察时，附加覆盖图案138可以覆盖电极层120、126和128的第二顶表面ups2。附加覆盖图案138可以具有与电极层120、126和128的第一台阶差stp1垂直地对齐的端部。附加覆盖图案138的第三厚度t3可以与电极层120、126和128的第一台阶差stp1的第四厚度或第四高度t4基本上相同。因此，覆盖层130、134和136在单元阵列区域car上的第五厚度t5可以基本上等于覆盖层130、134和136在边界区域int上的第六厚度t6与附加覆盖图案138的第三厚度t3之和(第六厚度t6对应于覆盖层130、134和136的底表面与附加覆盖图案138的底表面之间的距离)。在这种情况下，第一台阶差stp1的高度可以与第二台阶差stp2的高度基本上相同。电极层120、126和128在单元阵列区域car上的第一顶表面ups1与覆盖层130、134和136在单元阵列区域car上的顶表面之间的距离，可以与电极层120、126和128在边界区域int上的第二顶表面ups2与附加覆盖图案138在边界区域int上的顶表面之间的距离基本上相同。例如，覆盖层130、134和136的第五厚度t5与附加覆盖图案138的第三厚度t3之和在边界区域int和单元阵列区域car上可以是恒定的(在单元阵列区域car上第三厚度t3对应于零)。
54.可以执行蚀刻工艺，使得可以将位线掩模图案bmp用作蚀刻掩模来蚀刻单元阵列区域car上的覆盖层130、134和136以及电极层120、126和128，从而形成位线覆盖图案140和位线bl。在蚀刻工艺中，还可以蚀刻凹部124中的多晶硅图案125以形成位线接触dcc(参见例如图14a和图14b)。在此步骤中，凹部124的侧壁可以被暴露并且其底表面也可以被部分地暴露。
55.图12a、图12b、图13a和图13b图示了图11a的部分a和部分b的放大截面图，示出了
根据本发明构思的一些实施例的半导体存储器制造方法中的位线的形成。下文将参考图12a和图12b详细地描述位线bl和位线接触dcc的形成。
56.用于形成位线覆盖图案140和位线bl的蚀刻工艺可以具有蚀刻覆盖层130、134和136的第一阶段以及蚀刻电极层120、126和128的第二阶段。
57.参考图12a，在蚀刻工艺的第一阶段中，可以对单元阵列区域car和边界区域int执行使用位线掩模图案bmp作为蚀刻掩模的蚀刻工艺。
58.如部分a中描绘的，可以对边界区域int或单元阵列区域car的与边界区域int邻近的部分执行蚀刻工艺的第一阶段。为了方便，以下描述将集中于边界区域int。首先，附加覆盖图案138可以经历蚀刻工艺以将附加覆盖图案138蚀刻到第一蚀刻深度etd1。此后，可以连续对已暴露的覆盖层130、134和136执行蚀刻工艺，使得覆盖层130、134和136可以被蚀刻到第二蚀刻深度etd2。可以执行蚀刻工艺的第一阶段以暴露电极层120、126和128在边界区域int上的顶表面。在边界区域int上，在第一阶段期间实现的第三蚀刻深度etd3可以对应于第一蚀刻深度etd1及第二蚀刻深度etd2之和。
59.如部分b中描绘的，可以对单元阵列区域car执行蚀刻工艺的第一阶段。可以对覆盖层130、134和136执行蚀刻工艺，使得覆盖层130、134和136可以被蚀刻到第四蚀刻深度etd4。可以执行蚀刻工艺的第一阶段以暴露电极层120、126和128在单元阵列区域car上的顶表面。
60.在第一阶段期间执行的蚀刻工艺中，边界区域int上的第三蚀刻深度etd3可以与单元阵列区域car上的第四蚀刻深度etd4相同。因此，附加覆盖图案138以及覆盖层130、134和136被蚀刻以暴露电极层120、126和128在边界区域int上的顶表面所花费的第一工艺时间，可以与覆盖层130、134和136被蚀刻以暴露电极层120、126和128在单元阵列区域car上的顶表面所花费的第二工艺时间相同。例如，随着蚀刻工艺的第一阶段被执行，可以电极层120、126和128在边界区域int和单元阵列区域car上的顶表面同时被暴露。
61.参考图12b，在蚀刻工艺的第二阶段中，可以对单元阵列区域car和边界区域int执行使用位线掩模图案bmp和位线bl作为蚀刻掩模的蚀刻工艺。
62.如部分a中描绘的，可以对边界区域int执行蚀刻工艺的第二阶段。电极层120、126和128可以经历蚀刻工艺以形成位线bl。可以执行蚀刻工艺的第二阶段以暴露缓冲层110在边界区域int上的顶表面。
63.如部分b中描绘的，可以对单元阵列区域car执行蚀刻工艺的第二阶段。上电极层128、扩散停止层126和多晶硅图案125可以经历蚀刻工艺以形成位线bl和位线接触dcc。可以执行蚀刻工艺的第二阶段以暴露缓冲层110在单元阵列区域car上的顶表面。
64.由于电极层120、126和128在边界区域int和单元阵列区域car上的顶表面在第一阶段中同时被暴露，所以可以在边界区域int和单元阵列区域car上同时开始第二阶段。例如，电极层120、126和128的蚀刻在边界区域int和单元阵列区域car上可以同时开始。因此，电极层120、126和128或多晶硅图案125在边界区域int被暴露于蚀刻剂的时间(或第二阶段的工艺时间)可以与在单元阵列区域car被暴露于蚀刻剂的时间(或第二阶段的工艺时间)相同。
65.根据一些实施例，在蚀刻工艺期间，位线bl或位线接触dcc的侧表面可以被过蚀刻。例如，在蚀刻工艺之后，位线bl或位线接触dcc的中央部分可以被过蚀刻，而其下部可以
被部分地蚀刻也可以不被部分地蚀刻。因此，位线bl或位线接触dcc的侧表面可以被形成为凹形。
66.由于电极层120、126和128或多晶硅图案125在边界区域int被暴露于蚀刻剂的时间与在单元阵列区域car被暴露于蚀刻剂的时间相同，所以位线bl在边界区域int上的宽度wl可以与位线bl在单元阵列区域car上的宽度w2基本上相同或相近。在本描述中，位线bl的宽度可以指示由于过蚀刻而变得更薄的部分的宽度。
67.当覆盖层130、134和136上未设置附加覆盖图案138时，在边界区域int上位线bl可以被过蚀刻。
68.参考图13a，边界区域int可以不包括附加覆盖图案138或者单元阵列区域car可以在其与边界区域int邻近的部分上不包括附加覆盖图案138。为了方便，以下描述将集中于边界区域int。在这种情况下，可以在边界区域int上的第三覆盖层136上形成位线掩模图案bmp。
69.如图13a所示，在蚀刻工艺的第一阶段中，可以对单元阵列区域car和边界区域int执行使用位线掩模图案bmp作为蚀刻掩模的蚀刻工艺。
70.如部分a’中描绘的，可以对边界区域int执行蚀刻工艺的第一阶段。可以对覆盖层130、134和136执行蚀刻工艺，使得覆盖层130、134和136可以被蚀刻到第五蚀刻深度etd5。可以执行蚀刻工艺的第一阶段以暴露电极层120、126和128在边界区域int上的顶表面。
71.如部分b’中描绘的，可以对单元阵列区域car执行蚀刻工艺的第一阶段。可以对覆盖层130、134和136执行蚀刻工艺，使得覆盖层130、134和136可以被蚀刻到第六蚀刻深度etd6。可以执行蚀刻工艺的第一阶段以暴露电极层120、126和128在单元阵列区域car上的顶表面。
72.由于覆盖层130、134和136在边界区域int与单元阵列区域car具有不同的厚度，所以覆盖层130、134和136在单元阵列区域car与边界区域int被蚀刻以暴露电极层120、126和128的顶表面所花费的工艺时间可以不同。例如，电极层120、126和128的顶表面可以在蚀刻深度较小的边界区域int上先被暴露。此后，蚀刻工艺可以继续，直到覆盖层130、134和136被蚀刻到暴露电极层120、126和128的顶表面为止，并且在这种情况下，上电极层128可以在边界区域int上被部分地蚀刻。例如，对电极层120、126和128进行蚀刻的第二阶段在边界区域int上开始得可以比在单元阵列区域car上开始得早。
73.参考图13b，在蚀刻工艺的第二阶段中，可以对单元阵列区域car和边界区域int执行使用位线掩模图案bmp和位线bl作为蚀刻掩模的蚀刻工艺。
74.如部分a’中描绘的，可以对边界区域int执行蚀刻工艺的第二阶段。电极层120、126和128可以经历蚀刻工艺以形成位线bl。可以执行蚀刻工艺的第二阶段以暴露缓冲层110在边界区域int上的顶表面。
75.如部分b’中描绘的，可以对单元阵列区域car执行蚀刻工艺的第二阶段。上电极层128、扩散停止层126和多晶硅图案125可以经历蚀刻工艺以形成位线bl和位线接触dcc。可以执行蚀刻工艺的第二阶段以暴露缓冲层110在单元阵列区域car上的顶表面。
76.在第一阶段中，由于电极层120、126和128的顶表面在边界区域int上暴露得比在单元阵列区域car上暴露得早，所以第二阶段在边界区域int上开始得可以比在单元阵列区域car上开始得早。因此，电极层120、126和128或多晶硅图案125在边界区域int上被暴露于
蚀刻剂的时间(或第二阶段的工艺时间)可以比在单元阵列区域car上被暴露于蚀刻剂的时间(或第二阶段的工艺时间)长。
77.在蚀刻工艺期间，因为电极层120、126和128或多晶硅图案125在边界区域int上被暴露于蚀刻剂的时间比在单元阵列区域car上被暴露于蚀刻剂的时间长，所以位线bl或位线接触dcc的侧表面可能被过蚀刻，位线bl在边界区域int上的宽度w3可以小于位线bl在单元阵列区域car上的宽度w4。在这种情况下，位线bl的宽度w3可能变得在边界区域int上过细，并且位线bl可能被切断或塌陷。
78.根据本发明构思的一些实施例，电极层120、126和128或多晶硅图案125在边界区域int被暴露于蚀刻剂的时间与在单元阵列区域car被暴露于蚀刻剂的时间相同，位线bl在边界区域int上的宽度w1可以与位线bl在单元阵列区域car上的宽度w2基本上相同或类似。因此，在边界区域int上，可以防止位线bl在形成位线bl的蚀刻工艺中被过度地蚀刻。结果，可以提供一种制造半导体存储器件的方法，在所述方法中缺陷的发生减少了，并且可以提供一种其结构稳定性被改善的半导体存储器件。
79.参考图1、图2、图14a和图14b，可以在衬底100上共形地形成第一间隔物层。第一间隔物层可以共形地覆盖凹部124的底表面和内侧壁。第一间隔物层可以由氮化硅层形成。此后，在衬底上堆叠电介质层，诸如氮化硅层，以填充凹部124，并且对电介质层执行各向异性蚀刻工艺以在凹部124中留下掩埋电介质图案152。在这种情况下，在执行各向异性刻蚀工艺时，还可以蚀刻第一间隔物层以形成第一间隔物151。
80.可以在衬底100上共形地形成牺牲间隔物层，然后可以执行各向异性蚀刻工艺以形成覆盖第一间隔物151的侧壁的牺牲间隔物153。牺牲间隔物153可以包括相对于第一间隔物151具有蚀刻选择性的材料。例如，牺牲间隔物153可以由氧化硅层形成。
81.可以形成第二间隔物155以覆盖牺牲间隔物153的侧壁。例如，可以在衬底100上共形地形成第二间隔物层，然后可以执行各向异性蚀刻工艺以形成第二间隔物155。第二间隔物层155可以由氮化硅层形成。
82.参考图1、图2和图15，可以暴露第二杂质部分104b。例如，在形成第二间隔物155之后，可以在位线bl之间蚀刻缓冲层110以形成接触孔ch。在此步骤中，还可以部分地蚀刻第二杂质区104b和器件隔离层102。在形成第二间隔物155之后可以通过单独执行的蚀刻工艺来蚀刻缓冲层110。或者，可以在用于形成第二间隔物155的各向异性蚀刻工艺中蚀刻缓冲层110。
83.在一些实施例中，在形成牺牲间隔物153之后，可以暴露第二杂质部分104b。例如，在形成牺牲间隔物153之后，可以在位线bl之间蚀刻缓冲层110以形成接触孔ch。在此步骤中，还可以部分地蚀刻第二杂质部分104b和器件隔离层102。此后，可以形成第二间隔物155。在这种情况下，第二间隔物155可以覆盖缓冲层110的被暴露于接触孔ch的侧表面。以下描述将集中于图15的实施例。
84.可以在接触孔ch中形成存储节点接触bc。例如，可以执行将暴露于接触孔ch的第二杂质部分104b用作晶种的选择性外延生长工艺，使得可以从第二杂质部分104b生长存储节点接触bc。此后，可以蚀刻已生长的选择性外延层以在相邻的第二间隔物155之间形成存储节点接触bc，所述存储节点接触bc具有比位线覆盖图案140的顶表面低的顶表面。存储节点接触bc可以包括单晶硅。
85.尽管未示出，但是可以执行后续蚀刻工艺以去除侧表面未被存储节点接触bc覆盖的牺牲间隔物153和第二间隔物155并且暴露第一间隔物151的上侧壁。因此，可以暴露第一间隔物151的上部。此工艺可以增加用于形成将在下面讨论的着陆(landing)焊盘lp的工艺裕度。当去除牺牲间隔物153的上部和第二间隔物155的上部时，还可以部分地去除第一间隔物151的上部以使第一间隔物151具有很小的宽度。
86.尽管未示出，但是可以在存储节点接触bc上形成欧姆层，并且可以在衬底100上共形地形成扩散停止层。
87.在衬底100上，可以形成着陆焊盘层以填充位线覆盖图案140之间的空间。着陆焊盘层可以包括钨(w)。在着陆焊盘层上形成掩模图案之后，可以执行将掩模图案用作蚀刻掩模的各向异性蚀刻工艺，以去除着陆焊盘层的一部分。因此，可以划分着陆焊盘层以形成着陆焊盘lp，并且可以形成开口以部分地暴露位线覆盖图案140。当设置了扩散停止层时，开口可以暴露扩散停止层。
88.可以执行各向异性蚀刻工艺以部分地去除被暴露于开口的位线覆盖图案140和第一间隔物151，从而暴露牺牲间隔物153。
89.可以执行各向同性蚀刻工艺以去除牺牲间隔物153。牺牲间隔物153的去除可以在第一间隔物151与第二间隔物155之间形成气隙。
90.此后，可以形成焊盘分隔层162以填充开口。焊盘分隔层162还可以形成在着陆焊盘lp上。焊盘分隔层162可以封闭气隙的上部。
91.可以在着陆焊盘lp上形成单元接触164。必要时，可以形成连接到单元接触164的数据存储元件。
92.图15图示了示出根据本发明构思的一些实施例的半导体存储器件的截面图。
93.参考图1、图2和图15，可以提供半导体衬底100(在下文中称为衬底)。衬底100可以是体硅衬底、绝缘体上硅(soi)衬底、锗衬底、绝缘体上锗(goi)衬底、硅锗衬底、iii-v族化合物半导体衬底，或通过执行选择性外延生长(seg)获得的外延薄膜衬底。
94.衬底100可以包括单元阵列区域car、外围电路区域per、以及位于单元阵列区域car与外围电路区域per之间的边界区域int。单元阵列区域car可以是其上设置有半导体单元以形成阵列的区域，外围电路区域per可以是设置有诸如字线译码器或读出放大器电路的外围电路的区域，所述外围电路对设置在单元阵列区域car上的字线wl和位线bl施加电信号或者感测来自设置在单元阵列区域car上的字线wl和位线bl的电信号。外围电路可以具有至少一个外围晶体管ptr。边界区域int可以对应于单元阵列区域car的外围部分，并且边界区域int上可以设有被设置在单元阵列区域car上的字线wl或位线bl的端部。
95.可以在衬底100中设置器件隔离层102。器件隔离层102可以在单元阵列区域car上限定衬底100的单元有源部分act，并且还可以在外围电路区域per上限定外围有源部分ar。当在俯视图中观察时，单元有源部分act可以对应于衬底100的被器件隔离层102围绕的部分。每一个单元有源部分act可以具有隔离形状或者彼此隔离。单元有源部分act可以各自具有在第三方向s上伸长的条形状。单元有源部分act可以在第三方向s上彼此平行。单元有源部分act的端部可以被布置为与相邻的其他单元有源部分act的中央邻近。边界区域int可以设有单元有源部分act中的单元有源部分acta，或者单元阵列区域car的与边界区域int邻近的部分上可以设有单元有源部分acta。单元有源部分act中的单元有源部分acta可
以被设置为与将在下面讨论的位线bl的端部邻近。例如，单元有源部分act中的单元有源部分acta可以与字线wl中的与边界区域int最邻近的一条字线wl相交。
96.可以在单元有源部分act中形成第一杂质部分104a和第二杂质部分104b。第一杂质部分104a可以形成在每个单元有源部分act的中央部分上，并且一对第二杂质部分104b可以形成在每个单元有源部分act的相对的边缘部分上。第一杂质部分104a和第二杂质部分104b可以各自具有与衬底100的导电类型不同的导电类型。第一杂质部分104a可以对应于公共漏极部分，而第二杂质部分104b可以对应于源极部分。
97.字线wl可以设置在衬底100中。例如，字线wl可以设置在跨过单元有源部分act的字线沟槽105中。字线wl可以被布置在第一方向x上并且可以在第二方向y上延伸。字线wl可以被形成为对应地跨过单元有源部分act。字线沟槽105的底表面可以位于比器件隔离层102的底表面的垂直高度高的垂直高度处。尽管未示出，但是字线沟槽105的底表面可以被形成为在器件隔离层102中相对较深而在单元有源部分act中相对较浅。字线wl可以包括导电材料。例如，字线wl可以包括多晶硅、掺杂多晶硅、金属或金属硅化物。
98.可以在字线wl与字线沟槽105之间插置字线电介质层106。字线电介质层106可以包括电介质材料。字线电介质层106可以包括例如氧化硅层、热氧化层或高k电介质层。
99.可以在字线沟槽105的上部空间中形成字线覆盖图案108。字线覆盖图案108可以设置在字线wl上并且可以完全地填充字线沟槽105。字线覆盖图案108可以具有沿着字线wl的纵向方向延伸的线性形状，并且覆盖字线wl的整个顶表面。字线覆盖图案108的顶表面可以位于与衬底100的顶表面的水平高度相同的水平高度。字线覆盖图案108可以包括电介质材料。例如，字线覆盖图案108可以包括氧化硅层、氮化硅层或氮氧化硅层。
100.单元晶体管可以由每一条字线wl及其邻近的第一杂质部分104a和第二杂质部分104b构成。由于字线wl设置在字线沟槽105内，所以字线wl的下方可以设有沟道部分，每一个沟道部分的沟道长度在有限的平面区域内增加。
101.外围栅极电介质结构210可以在外围电路区域per上设置在衬底100上。例如，外围栅极电介质结构210可以在外围电路区域per上设置在外围有源部分ar上。
102.外围栅极电介质结构210可以包括外围栅极电介质层202、外围高k电介质层204和含金属层206。外围栅极电介质层202可以包括氧化硅层、硅氮化物层或氮氧化硅层。外围高k电介质层204可以由介电常数大于外围栅极电介质层202的介电常数的材料(例如，金属氧化物层)形成。例如，外围高k电介质层204可以由从以下各项中选择的至少一种材料形成：氧化铪(hfo)、硅酸铪(hfsio)、氮氧化铪(hfon)、氮氧化铪硅(hfsion)、氧化镧(lao)、氧化镧铝(laalo)、氧化锆(zro)、硅酸锆(zrsio)、氮氧化锆(zron)、氮氧化锆硅(zrsion)、氧化钽(tao)、氧化钛(tio)、氧化钡锶钛(basrtio)、氧化钡钛(batio)、氧化锶钛(srtio)、氧化钇(yo)、氧化铝(alo)和氧化铅钪钽(pbsctao)。可以设置含金属层206以调整形成在外围电路区域per上的外围晶体管ptr的阈值电压。含金属层206可以由具有n型功函数或p型功函数的含金属层形成。例如，具有n型功函数的含金属层206可以包括从镧(la)、氧化镧(lao)、钽(ta)、氮化钽(tan)、铌(nb)和氮化钛(tin)中选择的至少一种。例如，具有p型功函数的含金属层206可以包括从铝(al)、氧化铝(al2o3)、氮化钛(tin)、氮化钨(wn)和氧化钌(ruo2)中选择的至少一种。
103.尽管未示出，但是可以在衬底100与外围栅极电介质结构210之间插置沟道层。沟
道层可以具有比衬底100的晶格常数大的晶格常数。例如，沟道层可以由硅锗(sige)形成。
104.可以在与外围栅极电介质结构210邻近的外围有源部分ar中设置外围源极/漏极部分220。外围源极/漏极部分220可以具有与外围有源部分ar的导电类型不同的导电类型。
105.可以在外围栅极电介质结构210上设置外围栅极图案gp。外围栅极图案gp可以包括被依次堆叠在外围栅极电介质结构210上的下电极层120、扩散停止层126、上电极层128和第一覆盖层130。下电极层120可以包括掺杂杂质的多晶硅。扩散停止层126可以是从氮化钛层、氮化钨层和氮化钽层中选择的至少一者。上电极层128可以包括钨、铝和铜中的一种。第一覆盖层130可以由氮化硅层形成。
106.外围晶体管ptr可以由外围栅极图案gp和外围源极/漏极部分220构成。
107.外围栅极图案gp的侧面可以设有外围间隔物215。外围间隔物215可以在覆盖外围栅极图案gp的侧壁的同时暴露外围源极/漏极部分220的至少一部分。
108.可以在衬底100上设置中间层118。中间层118可以设置在边界区域int上。中间层118可以是在制造半导体存储器件时在单元阵列区域car上形成存储单元或者在外围电路区域per上形成外围电路的工艺中产生的副产物的层。例如，中间层118可以是沟道层和外围栅极电介质结构210之一的保留在边界区域int上的部分。然而，本发明构思不限于此。
109.可以在衬底100上设置缓冲层110。缓冲层110可以在单元阵列区域car上覆盖相邻的两个单元有源部分act的端部。缓冲层110可以覆盖字线覆盖图案108的顶表面。缓冲层110可以延伸到边界区域int上以覆盖中间层118的至少一部分。换句话说，缓冲层110可以在边界区域int上沿着中间层118的顶表面或底表面延伸。因此，缓冲层110可以在中间层118的端部上具有台阶差。例如，边界区域int可以设有缓冲层110的端部，或者单元阵列区域car的与边界区域int邻近的部分上可以设有缓冲层110的端部。缓冲层110的端部的位置可以取决于中间层118的端部的位置，但是为了方便起见，以下描述将集中于边界区域int。缓冲层110可以具有如下顶表面：其在边界区域int上的垂直高度高于在单元阵列区域car上的垂直高度。缓冲层110可以包括依次堆叠在衬底100上的第一电介质层112、第二电介质层114和第三电介质层116。第二电介质层114可以由氮化硅层形成。第一电介质层112和第三电介质层116可以由氧化硅层形成。
110.可以在被设置在两条字线wl之间的每个单元有源部分act的中央部分上设置位线接触dcc。位线接触dcc可以穿透缓冲层110，并且与被设置在两条字线wl之间的每个单元有源部分act中的一个第一杂质部分104a电连接。位线接触dcc可以具有与缓冲层110的侧表面接触的侧壁。位线接触dcc的底表面所在的水平高度可以位于衬底100的顶表面所在的水平高度与字线wl的顶表面所在的水平高度之间。例如，凹部124被形成为穿透第一电介质层112并且位于衬底100和器件隔离层102中的每一者的一部分中，并且位线接触dcc可以设置在暴露被设置在一对字线wl之间的第一杂质部分104a的凹部124中。位线接触dcc可以局部地形成在凹部124的部分区域中。例如，位线接触dcc可以在第一方向x上与接触孔ch的内壁接触并且可以在第二方向y上与凹部124的内壁间隔开。位线接触dcc可以包括例如掺杂杂质的多晶硅。
111.在单元阵列区域car上，位线bl可以设置在缓冲层110上。位线bl可以沿着第一方向x延伸并且可以在第二方向y上彼此间隔开。在这种情况下，位线bl可以从单元阵列区域car朝向边界区域int延伸，并且位线bl的端部可以被定位在边界区域int上。每一条位线bl
可以越过沿第一方向x布置的多个位线接触dcc。单条位线bl可以与沿第一方向x布置的多个位线接触dcc电连接。位线bl可以通过位线接触dcc电耦接到第一杂质部分104a。由于缓冲层110具有台阶差，所以覆盖缓冲层110的位线bl可以在中间层118的端部上或者在与中间层118的端部邻近的位置上具有第一台阶差stp1。例如，位线bl可以具有如下顶表面：其在边界区域int上的垂直高度高于在单元阵列区域car上的垂直高度。
112.每一条位线bl可以包括依次堆叠在位线接触dcc上的下电极层120、扩散停止层126和上电极层128。位线接触dcc可以穿透下电极层120并且可以耦接到扩散停止层126。下电极层120可以包括掺杂杂质的多晶硅层。扩散停止层126可以是从氮化钛层、氮化钨层和氮化钽层中选择的至少一种。上电极层128可以包括钨、铝和铜中的一种。
113.位线bl上可以设有对应的位线覆盖图案140。位线覆盖图案140的顶表面可以基本上平坦并且与衬底100平行(例如，与衬底100的顶表面或底表面平行或基本上平行)。由于位线bl具有第一台阶差stp1，所以每一个位线覆盖图案140在单元阵列区域car的厚度与在边界区域int的厚度不同。例如，每一个位线覆盖图案140在单元阵列区域car上的厚度可以大于每一个位线覆盖图案140在边界区域int上的厚度。在这种情况下，在单元阵列区域car上位线bl的顶表面与位线覆盖图案140的顶表面之间的距离可以大于在边界区域int上位线bl的顶表面与位线覆盖图案140的顶表面之间的距离。位线覆盖图案140可以包括依次堆叠在位线bl上的第一覆盖层130、第二覆盖层134和第三覆盖层136。在第一覆盖层130上，第二覆盖层134可以朝向边界区域int延伸。在边界区域int上，第二覆盖层134可以共形地覆盖位线bl和第一覆盖层130。例如，在边界区域int上，第二覆盖层134可以覆盖位线bl的端部和第一覆盖层130的端部。第二覆盖层134的一部分可以延伸到外围电路区域per上以共形地覆盖外围晶体管ptr。在边界区域int和外围电路区域per上，外围层间电介质层230可以填充外围晶体管ptr与位线bl之间的空间。外围层间电介质层230可以具有与第二覆盖层134的顶表面共面的顶表面。第三覆盖层136的一部分可以延伸到边界区域int和外围电路区域per上以覆盖外围层间电介质层230和外围晶体管ptr。第一覆盖层130和第三覆盖层136可以包括氮化硅层。第二覆盖层134可以包括氧化硅层。
114.可以在位线覆盖图案140上设置附加覆盖图案138。附加覆盖图案138可以在边界区域int上覆盖位线覆盖图案140。附加覆盖图案138可以具有与位线bl的第一台阶差stp1垂直地对齐的端部。附加覆盖图案138可以具有与位线bl的第一台阶差stp1的高度相同的厚度。因此，在单元阵列区域car上位线覆盖图案140的厚度可以大于在边界区域int上附加覆盖图案138的厚度与位线覆盖图案140的厚度之和。例如，位线覆盖图案140与附加覆盖图案138在边界区域int上的厚度之和以及位线覆盖图案140与附加覆盖图案138在单元阵列区域car上的厚度之和可以是恒定的(附加覆盖图案138在边界区域int上的厚度对应于零)。附加覆盖图案138可以包括氮化硅层或氧化硅层。图15描绘了附加覆盖图案138也设置在外围电路区域per上，但是本发明构思不限于此。附加覆盖图案138可以仅设置在边界区域int上并且可以不覆盖外围电路区域per。
115.可以在凹部124或其未设置位线接触dcc的部分中设置掩埋电介质图案152。掩埋电介质图案152可以具有包括氧化硅层、氮化硅层和/或氮氧化硅层的至少一个单层的或多层的结构。
116.可以在一对相邻的位线bl之间设置存储节点接触bc。存储节点接触bc可以彼此间
隔开。存储节点接触bc可以对应地设置在单元有源部分act的端部中。例如，存储节点接触bc可以连接到单元有源部分act的第二杂质部分104b。存储节点接触bc的下部可以穿透缓冲层110并且对应地设置在单元有源部分act中。存储节点接触bc的顶表面所在的垂直高度高于缓冲层110的顶表面所在的垂直高度。存储节点接触bc可以包括单晶硅。
117.位线bl与存储节点接触bc之间可以设有位线间隔物，所述位线间隔物包括隔着气隙彼此间隔开的第一间隔物151和第二间隔物155。第一间隔物151可以覆盖位线bl的侧壁和位线覆盖图案140的侧壁。第二间隔物155可以与存储节点接触bc邻近。第一间隔物151和第二间隔物155可以包括相同的材料。例如，第一间隔物151和第二间隔物155可以包括氮化硅。第一间隔物151可以延伸以覆盖位线接触dcc的侧壁并且还可以覆盖凹部124的侧壁和底表面。
118.尽管未示出，但是可以在存储节点接触bc上设置存储节点欧姆层。存储节点欧姆层可以包括金属硅化物。扩散停止图案可以覆盖存储节点欧姆层、第一间隔物151和第二间隔物155以及位线覆盖图案140。扩散停止图案可以包括金属氮化物，诸如氮化钛(tin)或氮化钽(tan)。
119.可以在扩散停止图案上设置着陆焊盘lp。每一个着陆焊盘lp可以具有覆盖位线覆盖图案140的顶表面的上部。每一个着陆焊盘lp可以具有在位线bl之间延伸并且耦接到存储节点接触bc的部分。在存储节点接触bc上，着陆焊盘lp的宽度可以大于存储节点接触bc的宽度。如图15所示，着陆焊盘lp的中央可以在第二方向y上与存储节点接触bc的中央存在偏移。位线bl的一部分可以与着陆焊盘lp垂直交叠或垂直对齐。着陆焊盘lp可以包括含有诸如钨(w)的金属的材料。
120.可以在着陆焊盘lp之间插置焊盘分隔层162。焊盘分隔层162可以包括氮化硅层、氧化硅层、氮氧化硅层或多孔层。焊盘分隔层162可以限定被设置在第一间隔物151与第二间隔物155之间的气隙的顶端。
121.可以在每一个着陆焊盘lp上设置单元接触164。单元接触164可以包括从掺杂杂质的多晶硅层、金属氮化物层和金属层中选择的至少一种。金属氮化物层可以包括例如氮化钛层。例如，金属层可以包括钨(w)、铝(al)或铜(cu)。单元接触164可以用作与数据存储元件连接的焊盘。或者，单元接触164可以是包括在数据存储元件中的电极之一。
122.在根据本发明构思的一些实施例的制造半导体存储器件的方法中，因为电极层或多晶硅图案在边界区域被暴露于蚀刻剂的时间与在单元阵列区域被暴露于蚀刻剂的时间相同，所以可以在用于形成位线的蚀刻工艺期间防止位线在边界区域上被过蚀刻。结果，可以提供一种制造半导体存储器件的方法，在所述方法中缺陷的发生减少了，并且可以提供一种其结构稳定性被改善的半导体存储器件。
123.尽管已经连同附图中图示的本发明构思的一些实施例一起描述了本发明构思，但是本领域的普通技术人员将理解，可以在不脱离本发明构思的必要特征的情况下在其中做出形式和细节上的变化。因此，以上公开的实施例应当被认为是说明性的而不是限制性的。