一种半导体结构及其制作方法与流程

1.本发明属于半导体集成电路制造技术领域，涉及一种半导体结构及其制作方法。


背景技术：

2.随着半导体集成技术的发展，对于单片集成技术的bcd(bipolar cmos dmos)工艺来说，由于其工艺中的器件种类较多，必须做到高压器件和低压器件的兼容，还需做到双极工艺和cmos工艺的兼容，因此，该工艺的隔离技术尤为重要。
3.bcd工艺常使用半导体绝缘层来使双极工艺和cmos工艺兼容，而在半导体绝缘层制作的过程中，为了使隔离绝缘沟槽中的物质填充满以形成更好的隔离及更好的耐压性能，常采用深隔离绝缘沟槽及浅隔离绝缘沟槽结合的方式。目前，对于深隔离绝缘沟槽与浅隔离绝缘沟槽的制作需要两块光罩，在利用深隔离绝缘沟槽图案的光罩形成深隔离绝缘沟槽后，还需对浅隔离绝缘沟槽图案的光罩进行对位，且在对位时还需控制误差，大大增加了制作绝缘层的工艺复杂程度及制作成本。
4.因此，急需寻求一种能够避免对位引起的误差，工艺简单及制作成本低的绝缘层制作方法。


技术实现要素：

5.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构的制作方法，用于解决现有技术中半导体绝缘层制作的成本高、无法避免对位误差及制作工艺复杂的问题。
6.为实现上述目的及其他相关目的，本发明提供一种半导体制作方法，包括以下步骤：
7.提供一衬底，形成硬掩模层于所述衬底上，所述硬掩模层自下而上依次包括第一隔离层、第二隔离层及第三隔离层；
8.形成第一光刻胶层于所述硬掩模层的上表面，并图案化所述硬掩模层；
9.去除所述第一光刻胶层，基于图案化的所述硬掩模层形成多个第一沟槽于所述衬底中；
10.形成第一绝缘层，所述第一绝缘层填充进所述第一沟槽中并覆盖所述硬掩模层的上表面，对所述第一绝缘层进行平坦化直至暴露出所述第二隔离层，去除所述第二隔离层，所述第一绝缘层突出于所述第一隔离层的部分构成凸起部；
11.形成第四隔离层，所述第四隔离层覆盖所述第一隔离层的上表面及所述凸起部，且所述第四隔离层在相邻两个所述突起部之间形成第二沟槽；
12.于所述第二沟槽中填充第二光刻胶层，并基于所述第二光刻胶层自对准形成第三沟槽，所述第三沟槽在垂直方向上贯穿所述第四隔离层、所述第一隔离层，并延伸进所述衬底中，所述第三沟槽的底面高于所述第一沟槽的底面，且所述第三沟槽的底面暴露出所述第一绝缘层；
13.形成第二绝缘层于所述第三沟槽中以构成浅沟槽隔离结构，所述第一沟槽中的所述第一绝缘层构成深沟槽隔离结构。
14.可选地，所述衬底包括硅衬底，所述第一隔离层的材质包括氧化硅，所述第二隔离层的材质包括氮化硅，所述第三隔离层的材质包括氧化硅。
15.可选地，在形成所述第一沟槽的过程中，所述第三隔离层也部分被刻蚀。
16.可选地，所述第三隔离层的厚度大于所述第一隔离层的厚度。
17.可选地，形成所述第一沟槽的方法包括干法刻蚀。
18.可选地，所述第一沟槽的宽深比大于10，深度为8μm～12μm。
19.可选地，平坦化所述第一绝缘层的方法包括化学机械研磨法，去除所述第二隔离层的方法包括湿法刻蚀法。
20.本发明还提供了一种半导体结构，其中，所述半导体结构是采用如上任意一项所述的半导体结构的制作方法制作得到，包括：
21.衬底；
22.浅沟槽隔离结构，位于所述衬底中；
23.深沟槽隔离结构，位于所述衬底中，且所述深沟槽隔离结构的顶部与所述浅沟槽隔离结构的底部连接。
24.可选地，所述浅沟槽隔离结构的深度大于所述深沟槽隔离结构的深度的二十分之一且小于所述深沟槽隔离结构的深度。
25.可选地，所述浅沟槽隔离结构的宽度大于所述深沟槽隔离结构的宽度。
26.如上所述，本发明的一种半导体结构及其制作方法通过对制作半导体工艺步骤进行重新设计，去除第二隔离层，使第一绝缘层突出于第一隔离层的部分构成凸起部，并形成第四隔离层，使第四隔离层覆盖第一隔离层的上表面及凸起部，且第四隔离层在相邻两个突起部之间形成第二沟槽，再于第二沟槽中填充第二光刻胶层，然后再进行第三沟槽的刻蚀，省去了形成第三沟槽的光罩的制作及光罩对位的步骤，降低了制作绝缘层的工艺复杂程度及制作成本；另外，通过第三沟槽和第一沟槽的结合可以有效避免沟槽底部填充缺陷的问题，提升半导体器件的耐压性能，具有高度产业利用价值。
附图说明
27.图1显示为本发明的一种半导体结构的剖面结构示意图。
28.图2显示为本发明的半导体结构的制作方法的流程图。
29.图3显示为本发明的半导体结构的制作方法提供的衬底的示意图。
30.图4显示为本发明的半导体结构的制作方法形成第一隔离层的示意图。
31.图5显示为本发明的半导体结构的制作方法形成第二隔离层及第三隔离层的示意图。
32.图6显示为本发明的半导体结构的制作方法图案化硬掩模层的示意图。
33.图7显示为本发明的半导体结构的制作方法对衬底进行第一沟槽刻蚀的示意图。
34.图8显示为本发明的半导体结构的制作方法对第一沟槽填充第一绝缘层的示意图。
35.图9显示为本发明的半导体结构的制作方法去除第三隔离层的示意图。
36.图10显示为本发明的半导体结构的制作方法去除第二隔离层的示意图。
37.图11显示为本发明的半导体结构的制作方法形成第四隔离层的示意图。
38.图12显示为本发明的半导体结构的制作方法填充第二光刻胶层的示意图。
39.图13显示为本发明的半导体结构的制作方法自对准形成第三沟槽图案的示意图。
40.图14显示为本发明的半导体结构的制作方法形成第三沟槽的示意图。
41.图15显示为本发明的半导体结构的制作方法对第三沟槽填充第二绝缘层的示意图。
42.图16显示为本发明的半导体结构的制作方法平坦化第二绝缘层直至第二绝缘层的上表面与衬底的上表面齐平的示意图。
43.元件标号说明
44.11
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衬底
45.111
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第一沟槽
46.1111
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第一绝缘层
47.112
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第二沟槽
48.1121
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第二绝缘层
49.s1～s7
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步骤
50.21
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衬底
51.211
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第一沟槽
52.2111
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第一绝缘层
53.212
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第三沟槽
54.2121
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第二绝缘层
55.22
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硬掩模层
56.221
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第一隔离层
57.222
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第二隔离层
58.223
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第三隔离层
59.224
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第一光刻胶层
60.225
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第四隔离层
61.2251
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凸起部
62.2252
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第二沟槽
63.2253
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第二光刻胶层
具体实施方式
64.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
65.请参阅图1至图16。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其
组件布局型态也可能更为复杂。
66.如图1所示，显示为一种半导体绝缘层的剖面结构示意图，该半导体结构包括衬底11、第一沟槽111、第二沟槽112、第一绝缘层1111及第二绝缘层1121。因图1的半导体的制作过程中形成第一沟槽需要对应一块光罩，形成第二沟槽也需要一块光罩，且在形成第二沟槽的过程中，需要控制光罩对位时的误差，大大增加制作绝缘层的难度及工艺的复杂程度。针对该问题，本发明通过新的工艺流程设计进行改善。下面通过具体的实施例来说明本发明的技术方案。
67.实施例一
68.本实施例中提供一种半导体结构的制作方法，请参阅图2，显示为半导体结构的制作方法的流程图，包括以下步骤：
69.s1：提供一衬底，形成硬掩模层于所述衬底上，所述硬掩模层自下而上依次包括第一隔离层、第二隔离层及第三隔离层；
70.s2：形成第一光刻胶层于所述硬掩模层的上表面，并图案化所述硬掩模层；
71.s3：去除所述第一光刻胶层，基于图案化的所述硬掩模层形成多个第一沟槽于所述衬底中；
72.s4：形成第一绝缘层，所述第一绝缘层填充进所述第一沟槽中并覆盖所述硬掩模层的上表面，对所述第一绝缘层进行平坦化直至暴露出所述第二隔离层，去除所述第二隔离层，所述第一绝缘层突出于所述第一隔离层的部分构成凸起部；
73.s5：形成第四隔离层，所述第四隔离层覆盖所述第一隔离层的上表面及所述凸起部，且所述第四隔离层在相邻两个所述突起部之间形成第二沟槽；
74.s6：于所述第二沟槽中填充第二光刻胶层，并基于所述第二光刻胶层自对准形成第三沟槽，所述第三沟槽在垂直方向上贯穿所述第二绝缘层、所述第一隔离层，并延伸进所述衬底中，所述第三沟槽的底面高于所述第一沟槽的底面，且所述第三沟槽的底面暴露出所述第一绝缘层；
75.s7：形成第二绝缘层于所述第三沟槽中以构成浅沟槽隔离结构，所述第一沟槽中的所述第一绝缘层构成深沟槽隔离结构。
76.首先请参阅图3至图5，执行所述步骤s1：提供一衬底21，形成硬掩模层22于所述衬底21上，所述硬掩模层22自下而上依次包括第一隔离层221、第二隔离层222及第三隔离层223。
77.具体的，如图3所示，提供一衬底21，所述衬底21包括硅衬底或者其他合适的衬底。
78.具体的，如图4所示，采用化学气相沉积法、热氧化法或者其他合适的方法形成所述第一隔离层221于所述衬底21的上表面，所述第一隔离层221的材质可包括氧化硅。
79.具体的，如图5所示，采用化学气相沉积法或者其他合适的方法形成所述第二隔离层222于所述第一隔离层221上，并采用化学气相沉积法或者其他合适的方法形成所述第三隔离层223于所述第二隔离层222上，其中，所述第二隔离层222的材质可包括si3n4，所述第三隔离层223的材质可包括氧化硅。
80.作为示例，所述第三隔离层223的厚度大于所述第一隔离层221的厚度。本实施例中，通过薄的所述第一隔离层221与厚的所述第三隔离层223的结合可以提高形成绝缘层的质量，提升所述半导体结构的耐压性能。
81.然后请参阅图6，执行所述步骤s2：形成第一光刻胶层224于所述硬掩模层22的上表面，并图案化所述硬掩模层22；
82.具体的，首先通过曝光、显影等光刻工艺图案化所述第一光刻胶层224以定义后述第一沟槽211的图案，然后基于图案化的所述第一光刻胶层224，依次对所述第三隔离层223、所述第二隔离层222及所述第一隔离层221进行刻蚀以图案化所述硬掩模层22。
83.再请参阅图7，执行所述步骤s3，去除所述第一光刻胶层224，基于图案化的所述硬掩模层22形成多个所述第一沟槽211于所述衬底21中。
84.具体的，形成所述第一沟槽211的方法包括干法刻蚀或者其他适合的方法。本实施例中，根据所述硬掩模层22上的图案，采用深反应离子刻蚀法对所述衬底21进行刻蚀以得到所述第一沟槽211。
85.具体的，在刻蚀形成所述第一沟槽211的过程中，所述第三隔离层223也部分被刻蚀，即厚度减薄。
86.作为示例，刻蚀所述衬底21的速率大于刻蚀所述第三隔离层223的速率，所述第一沟槽211的深度大于所述第三隔离层223的被去除的厚度。本实施例中，于形成所述第一沟槽211的过程中，通过调整所述第三隔离层223与所述衬底21的选择比，并控制去除所述第三隔离层223的厚度以获得达到目标深度的所述第一沟槽211。
87.作为示例，所述第一沟槽211的深宽比大于10，深度为8μm～12μm。本实施例中，所述第一沟槽211的深宽比为11，深度为10μm。
88.再请参阅图8至图10，执行所述步骤s4，形成第一绝缘层2111，所述第一绝缘层2111填充进所述第一沟槽211中并覆盖所述硬掩模层22的上表面，对所述第一绝缘层2111进行平坦化直至暴露出所述第二隔离层222，去除所述第二隔离层222，所述第一绝缘层2111突出于所述第一隔离层221的部分构成凸起部2251。
89.具体的，如图8所示，采用化学气相沉积、物理气相沉积或其它合适的方法形成所述第一绝缘层2111于所述第一沟槽211中。本实施例中，采用化学气相沉积法沉积所述第一绝缘层2111直至填满所述第一沟槽211。
90.具体的，如图9所示，采用化学机械研磨法或其它合适的方法平坦化所述第一绝缘层2111，直至暴露出所述第二隔离层222。
91.具体的，如图10所示，采用湿法刻蚀或其它合适的方法去除所述第二隔离层222，其中，所采用的刻蚀液对所述第二隔离层222的刻蚀速率远大于对所述第一绝缘层2111的刻蚀速率，当所述第二隔离层222被去除完毕时，所述第一绝缘层2111的顶部高于所述第一隔离层221，所述第一绝缘层2111突出于所述第一隔离层221的部分构成所述凸起部2251。
92.再请参阅图11，执行所述步骤s5，形成第四隔离层225，所述第四隔离层225覆盖所述第一隔离层221的上表面及所述凸起部2251，且所述第四隔离层225在相邻两个所述突起部之间形成所述第二沟槽2252。
93.具体的，所述第二沟槽2252的临界尺寸可通过调整所述第四隔离层225的厚度来控制。
94.再请参阅图12至图14，执行所述步骤s6，于所述第二沟槽2252中填充第二光刻胶层2253，并基于所述第二光刻胶层2253自对准形成第三沟槽212，所述第三沟槽212在垂直方向上贯穿所述第四隔离层225、所述第一隔离层221，并延伸进所述衬底21中，所述第三沟
槽212的底面高于所述第一沟槽211的底面，且所述第三沟槽212的底面暴露出所述第一绝缘层2111。
95.具体的，如图12所示，填充光刻胶于所示第二沟槽2252中，以形成所述第二光刻胶层2253。
96.具体的，如图13所示，采用湿法刻蚀或其它合适的方法去除所述第四隔离层225未被所述第二光刻胶2253遮盖的部分至暴露出所述凸起部2251的上表面。
97.具体的，如图14所示，继续刻蚀所述第四隔离层225、所述第一隔离层221、所述第一绝缘层2111及所述衬底21未被所述第二光刻胶2253遮盖的部分以得到所述第三沟槽212，所述第三沟槽212的底面高于所述第一沟槽211的底面，且所述第三沟槽212的底面暴露出所述第一绝缘层2111。
98.作为示例，所述第三沟槽212的宽度大于所述第一沟槽211的宽度。
99.作为示例，所述第三沟槽212的深度小于所述第一沟槽211的深度。
100.再请参阅图15至图16，执行所述步骤s7，形成所述第二绝缘层2121于所述第三沟槽212中以构成浅沟槽隔离结构，所述第一沟槽211中的所述第一绝缘层2111构成深沟槽隔离结构。
101.具体的，形成所述第二绝缘层2121之前需要去除所述第二光刻胶层2253。
102.具体的，如图15所示，采用化学气相沉积法或者其他合适的方形成所述第二绝缘层2121于所述第三沟槽212中直至所述第三沟槽212被填满。
103.具体的，如图16所示，平坦化所述第二绝缘层2121直至所述第二绝缘层2121的上表面与所述衬底21的上表面齐平。
104.本实施例的一种半导体制作方法通过对制作半导体工艺步骤进行重新设计，于形成所述第一绝缘层2111后，保留所述第一隔离层221及所述第二隔离层222中的所述第一绝缘层2111，再沉积预设厚度的第四隔离层225，于所述第四隔离层225上形成的所述第二沟槽2252中填充所述第二光刻胶层2253，形成所述第三沟槽212的图案，最后采用自对准工艺形成所述第二绝缘层2121，省去了制作所述第三沟槽212的光罩的步骤，同时也省去了两个光罩的对位步骤，简化了制作工艺降低了制作成本，还可以有效避免沟槽底部填充缺陷的问题，提升半导体器件的耐压性能。
105.实施例二
106.本实施例中提供一种半导体结构，可采用实施例一中的半导体结构的制作方法或其它合适的方法制作得到。请参阅图16，显示为该结构的示意图，包括衬底21、浅沟槽隔离结构及深沟槽隔离结构，所述浅沟槽隔离结构及所述深沟槽隔离结构均位于所述衬底21中，且所述深沟槽隔离结构的顶部于所述浅沟槽隔离结构的底部连接。本实施例中，所述深沟槽隔离结构由第一绝缘层2111构成，所述深沟槽隔离结构由第二绝缘层2121构成。
107.作为示例，所述浅沟槽隔离结构的深度大于所述深沟槽隔离结构的深度的二十分之一且小于所述深沟槽隔离结构的深度。
108.作为示例，所述浅沟槽隔离结构的宽度大于所述深沟槽隔离结构的宽度。
109.本实施例的半导体结构中，隔离结构由上下两部分组成，可有效地避免沟槽底部填充缺陷的问题，同时提升了半导体结构的耐压性能。
110.综上所述，本发明的一种半导体结构及其制作方法通过改进制作半导体中绝缘层
的工艺步骤，于形成第一绝缘层之后去除第二隔离层，使第一绝缘层突出于第一隔离层的部分构成凸起部，然后根据第三沟槽的宽度决定第四隔离层的厚度及于相邻两个突起部之间形成第二沟槽，再于第二沟槽中填充第二光刻胶层，并利用自对准浅隔离绝缘沟槽刻蚀工艺进行第三沟槽的刻蚀，最后于第三沟槽中填充第二绝缘层，省去了制作形成浅隔离绝缘沟槽的光罩及光罩的对位步骤，降低了制作半导体中绝缘层的工艺复杂程度及制作成本，利用深隔离绝缘沟槽与浅隔离绝缘沟槽的结合，有效地避免沟槽底部填充缺陷的问题，同时提升了半导体结构的耐压性能。所以，本发明有效克服了现有技术中的种种缺点而具有高度产业利用价值。
111.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。