驱动装置的制作方法

技术特征：
1.一种驱动装置，其中，包括：高侧晶体管及低侧晶体管，依次串联在第一电源电压与地之间，所述高侧晶体管与低侧晶体管的连接节点输出输出信号；高侧驱动电路，用于驱动所述高测晶体管，在输入信号变为第一电平的第一延时时间后驱动所述高测晶体管导通，以及在所述输入信号变为第二电平时驱动所述高测晶体管关断；电荷泄放电路，与所述低侧晶体管连接，在所述输入信号变为第一电平的第二延时时间后形成通路释放所述低侧晶体管中寄生电容上的电荷，以在所述高侧晶体管导通阶段保持关断所述低侧晶体管，以及在所述输入信号变为第二电平时开路，其中，所述第二延时时间小于所述第一延时时间。2.根据权利要求1所述的驱动装置，其中，还包括：低侧驱动电路，用于驱动所述低侧晶体管，在所述输入信号变为第一电平时驱动所述低侧晶体管关断，以及在所述输入信号变为第二电平时驱动所述低侧晶体管导通。3.根据权利要求2所述的驱动装置，其中，所述低侧驱动电路包括：输出单元，包括依次串联在第二电源电压与地之间的上拉晶体管与第一下拉晶体管，所述上拉晶体管与所述第一下拉晶体管的连接节点向所述低侧晶体管的控制端输出低侧驱动信号；第一驱动单元，用于驱动所述上拉晶体管，在输入信号变为第一电平时驱动所述上拉晶体管关断，以及在所述输入信号变为第二电平时驱动所述上拉晶体管导通，以驱动所述低侧晶体管导通；以及第二驱动单元，用于驱动所述第一下拉晶体管，在输入信号变为第一电平时驱动所述第一下拉晶体管导通，以驱动所述低侧晶体管关断，以及在所述输入信号变为第二电平时驱动所述第一下拉晶体管关断。4.根据权利要求3所述的驱动装置，其中，所述电荷泄放电路包括：延时电路，接收所述输入信号并在第二延时时间后输出；与门，第一输入端经由所述延时电路接收所述输入信号，第二输入端与所述第一下拉晶体管的控制端连接；第一非门，输入端与所述与门的输出端连接；第二非门，输入端与所述第一非门的输出端连接；以及第二下拉晶体管，控制端与所述第二非门的输出端连接，第一端与所述低侧晶体管的控制端连接，第二端接地。5.根据权利要求3所述的驱动装置，其中，所述第一驱动单元包括：第三非门，输入端接收所述输入信号；第四非门，输入端与所述第一下拉晶体管的控制端连接；与非门，第一输入端与所述第三非门的输出端连接，第二输入端与所述第四非门的输出端连接；第五非门，输入端与所述与非门的输出端连接；第六非门，输入端与所述第五非门的输出端连接，输出端与所述上拉晶体管的控制端连接。
6.根据权利要求3所述的驱动装置，其中，所述第二驱动单元包括：第七非门，输入端接收所述输入信号；第八非门，输入端与所述上拉晶体管的控制端连接；或非门，第一输入端与所述第七非门的输出端连接，第二输入端与所述第八非门的输出端连接；第九非门，输入端与所述或非门的输出端连接；第十非门，输入端与所述第九非门的输出端连接，输出端与所述第一下拉晶体管的控制端连接。7.根据权利要求4所述的驱动装置，其中，所述第二下拉晶体管的沟道长宽比大于所述第一下拉晶体管的沟道长宽比。8.根据权利要求3所述的驱动装置，其中，所述高侧晶体管和所述低侧晶体管为pmos管和nmos管，或者所述上拉晶体管和所述第一下拉侧晶体管为pmos管和nmos管。9.根据权利要求3所述的驱动装置，其中，所述第一电源电压大于所述第二电源电压。

技术总结
本申请公开了一种驱动装置，包括：依次串联在第一电源电压与地之间的高侧晶体管及低侧晶体管，其连接节点输出输出信号；高侧驱动电路，在输入信号变为第一电平的第一延时时间后驱动高测晶体管导通，在输入信号变为第二电平时驱动高测晶体管关断；电荷泄放电路，与低侧晶体管连接，在输入信号变为第一电平的第二延时时间后形成通路释放低侧晶体管中寄生电容上的电荷，以在高侧晶体管导通阶段保持关断低侧晶体管，在输入信号变为第二电平时开路，第二延时时间小于第一延时时间。本申请在高侧晶体管导通使输出信号电平上升前通过电荷泄放电路形成通路释放低侧晶体管中寄生电容上的电荷，避免高侧晶体管和低侧晶体管串通，提升了驱动装置的稳定性。升了驱动装置的稳定性。升了驱动装置的稳定性。


技术研发人员：轩昂
受保护的技术使用者：圣邦微电子（北京）股份有限公司
技术研发日：2022.11.08
技术公布日：2023/2/3