片上系统、电子设备和基于片上系统的功率管理方法与流程

1.本技术涉及计算机技术的领域，尤其涉及片上系统、电子设备以及基于片上系统的功率管理方法。


背景技术：

2.片上系统具有高效的集成性能，其已经成为替代集成电路的主要解决方案和当前微电子芯片发展的必然趋势。片上系统的设计不仅关注于面积和性能，其对功耗的要求也越来越高。目前，片上系统的集成度达到百万门级，而且要在数百兆时钟频率下工作，因此具有数十瓦乃至上百瓦的功耗。巨大的功耗给片上系统的使用、封装以及可靠性方面都会带来问题。因此，降低功耗符合人们对片上系统的期望。
3.相关技术中存在的针对片上系统的低功耗设计具有一些缺陷。例如，在进行低功耗操作时，有可能干扰片上系统内正在进行的任务。而且，片上系统的单个模块往往处于单一的功率域内，这样的功率域划分比较不灵活、降低功耗的效果较差。


技术实现要素：

4.根据本技术的一方面，提供了一种片上系统，该片上系统包括主设备、从设备、axi总线、以及供电电路，其中，所述axi总线包括时钟转换器，所述时钟转换器包括主设备侧逻辑电路和从设备侧逻辑电路，所述主设备通过所述主设备侧逻辑电路和从设备侧逻辑电路与所述从设备通信，所述供电电路配置成至少向所述从设备和所述从设备侧逻辑电路供电，其中，所述时钟转换器还包括功率控制器，所述功率控制器配置成：接收对所述从设备和所述从设备侧逻辑电路掉电的指令；检测所述主设备和所述从设备间的总线事务通道是否处于空闲状态；响应于所述总线事务通道处于空闲状态，向所述供电电路发出掉电指令，以使所述从设备和所述从设备侧逻辑电路掉电。
5.在一些实施例中，所述功率控制器还被配置成：响应于所述总线事务通道不处于空闲状态，检测所述总线事务通道中的数据通道是否已传输最后数据指示信号，以及，响应于所述数据通道已传输所述最后数据指示信号，向所述供电电路发出掉电指令，以使所述从设备和所述从设备侧逻辑电路掉电。
6.在一些实施例中，检测所述总线事务通道中的数据通道是否已传输最后数据指示信号包括：检测所述主设备是否已通过写数据通道发送最后写数据指示信号，并且/或者，检测所述从设备是否已通过读数据通道发送最后读数据指示信号。
7.在一些实施例中，所述功率控制器还配置成：在接收到对所述从设备和所述从设备侧逻辑电路掉电的指令后，将通过所述总线事务通道中的地址通道向所述主设备发送的地址接收就绪信号维持在低电位。
8.在一些实施例中，将通过所述总线事务通道中的地址通道向所述主设备发送的地址接收就绪信号维持在低电位包括：将通过写地址通道向所述主设备发送的写地址接收就绪信号维持在低电位，并且，将通过读地址通道向所述主设备发送的读地址接收就绪信号
维持在低电位。
9.在一些实施例中，所述功率控制器还配置成：在向所述供电电路发出掉电指令之后，检测所述主设备是否通过所述总线事务通道中的地址通道发送地址有效信号；响应于检测到所述主设备通过所述地址通道发送所述地址有效信号，以中断的方式向所述供电电路发送供电恢复请求信号，以使所述供电电路判断是否恢复对所述从设备和所述从设备侧逻辑电路供电；响应于所述供电电路恢复对所述从设备和所述从设备侧逻辑电路供电，取消将所述地址接收就绪信号维持在低电位。
10.在一些实施例中，检测所述主设备是否通过所述总线事务通道中的地址通道发送地址有效信号包括：检测所述主设备是否通过写地址通道向所述从设备发送写地址有效信号，并且，检测所述主设备是否通过读地址通道向所述从设备发送读地址有效信号。
11.在一些实施例中，所述时钟转换器还包括时钟门控电路，所述时钟门控电路配置成控制所述从设备的时钟信号和所述从设备侧逻辑电路的时钟信号。
12.在一些实施例中，所述从设备是双倍速率同步动态随机存储器控制器。
13.根据本技术的另一方面，提供了一种电子设备，包括根据本技术任一实施例所述的片上系统，以及与所述片上系统的从设备通信地电连接的外部设备。
14.根据本技术的又一方面，提供了一种基于片上系统的功率管理方法。所述片上系统包括主设备、从设备、axi总线、以及供电电路，其中，所述axi总线包括时钟转换器，所述时钟转换器包括主设备侧逻辑电路和从设备侧逻辑电路，所述主设备通过所述主设备侧逻辑电路和从设备侧逻辑电路与所述从设备通信，所述供电电路配置成至少向所述从设备和所述从设备侧逻辑电路供电。所述方法包括：接收对所述从设备和所述从设备侧逻辑电路掉电的指令；检测所述主设备和所述从设备间的总线事务通道是否处于空闲状态；响应于所述总线事务通道处于空闲状态，向所述供电电路发出掉电指令，以使所述从设备和所述从设备侧逻辑电路掉电；在一些实施例中，所述方法还包括：响应于所述总线事务通道不处于空闲状态，检测所述总线事务通道中的数据通道是否已传输最后数据指示信号；以及，响应于所述数据通道已传输所述最后数据指示信号，向所述供电电路发出掉电指令，以使所述从设备和所述从设备侧逻辑电路掉电。
15.在一些实施例中，检测所述总线事务通道中的数据通道是否已传输最后数据指示信号包括：检测所述主设备是否已通过写数据通道发送最后写数据指示信号，并且/或者，检测所述从设备是否已通过读数据通道发送最后读数据指示信号。
16.在一些实施例中，所述方法还包括：在接收到对所述从设备和所述从设备侧逻辑电路掉电的指令后，将通过所述总线事务通道中的地址通道向所述主设备发送的地址接收就绪信号维持在低电位。
17.在一些实施例中，将通过所述总线事务通道中的地址通道向所述主设备发送的地址接收就绪信号维持在低电位包括：将通过写地址通道向所述主设备发送的写地址接收就绪信号维持在低电位，并且，将通过读地址通道向所述主设备发送的读地址接收就绪信号维持在低电位。
18.在一些实施例中，所述方法还包括：在向所述供电电路发出掉电指令之后，检测所述主设备是否通过所述总线事务通道中的地址通道发送地址有效信号；响应于检测到所述
主设备通过所述地址通道发送所述地址有效信号，以中断的方式向所述供电电路发送供电恢复请求信号，以使所述供电电路判断是否恢复对所述从设备和所述从设备侧逻辑电路供电；响应于所述供电电路恢复对所述从设备和所述从设备侧逻辑电路供电，取消将所述地址接收就绪信号维持在低电位。
19.在一些实施例中，检测所述主设备是否通过所述总线事务通道中的地址通道发送地址有效信号包括：检测所述主设备是否通过写地址通道向所述从设备发送写地址有效信号，并且，检测所述主设备是否通过读地址通道向所述从设备发送读地址有效信号。
20.根据本技术实施例的片上系统、电子设备、和基于片上系统的功率管理方法在降低功耗时，更灵活地将时钟转换器划分成两个功率域，不仅对从设备掉电，还对从设备侧逻辑电路掉电，从而可以更大程度地降低功耗。而且，功率控制器可以检测事务的状态，并基于事务的状态来决定是否对从设备和从设备侧逻辑电路掉电，实现掉电、并且不会影响事务的完成。
附图说明
21.根据参考附图详细示出本技术的构思的示例性实施例，本技术构思的上述及其他方面、目的和特征将变得清楚。在附图中，图1示意性地示出了根据本技术实施例的片上系统及外部设备的框图；图2示意性地示出了根据本技术实施例的片上系统及外部设备的框图；图3示意性地示出了根据本技术实施例的片上系统内的功率域划分；图4示意性地示出了空闲状态判断和新事务阻挡的组合过程的流程图；图5示意性地示出了根据本技术实施例的基于片上系统的功率管理方法的流程图。
具体实施方式
22.在下文中，将参照附图详细描述示例实施例。相同的附图标记可表示相同的组件，并且在对元件的描述已经被省略的程度上，可理解，该元件至少类似于在说明书中其它地方描述的相应的元件。
23.为了便于理解，下面首先对一些术语进行介绍。
24.片上系统（system on chip，缩写soc）：也称系统级芯片，指在单个芯片上集成多个知识产权（intellectual property，缩写ip）模块以形成一个完整的系统。ip模块例如包括各种处理器、存储器、功能模块、接口控制模块、总线等。
25.总线：片上系统内的各个模块可以通过总线相连接，总线是控制信号和数据信号的传递通道。总线技术能够大大简化系统结构，增加系统的兼容性、开放性、可靠性和可维护性，便于实行标准化以及组织规模化的生产，从而显著降低系统成本。
26.axi（advanced extensible interface，高级可扩展接口）总线：axi总线是一种可实现高性能、高时钟频率的设计，在延滞时间长的状况下仍可达成高数据吞吐率，非常适用于高带宽数据传输。axi总线包括两组不同的总线事务通道（本文中简称为通道），即，写通道和读通道。其中，写通道具体包括写地址通道（也称写请求通道）、写数据通道、写响应通道，读通道具体包括读地址通道（也称读请求通道）和读响应通道。各个通道都有自己的握
手协议。通过这样的通道设计，axi总线将读操作和写操作相分离，而且将地址信号与数据信号相分离。因此，axi总线可以同时进行读动作和写动作，而且支持突发传输，从而最大限度地提高总线的数据吞吐率。
27.时钟转换器（clock converter）：为了降低功耗，片上系统内的各个模块可能分别处于不同的时钟频率。例如，计算密集型模块需要在高频时钟下运行，而端口传输等模块可能在较低的时钟频率下运行。因此，当设备之间需要传递信号时，就出现了跨时钟域的情况，需要通过总线进行异步处理。时钟转换器是总线的一部分，用于连接处于不同时钟域的主设备和从设备。时钟转换器也可以被称作异步桥。
28.图1示意性地示出了根据本技术实施例的片上系统100的框图。如图1所示，片上系统100包括主设备105、从设备110和总线115。总线115提供了主设备105和从设备110之间的通信路径。主设备105通过总线115的主设备接口与总线115通信，从设备110通过总线115的从设备接口与总线115通信。主设备105一般是发起和实施控制的设备，例如中央处理器（central processing unit，缩写cpu）、数字信号处理器（digital signal processor，缩写dsp）、图形处理器（graphics processing unit，缩写gpu）、神经网络处理器（neural-network processing unit，缩写npu）、直接存储器访问（direct memory access，缩写dma）控制器等。从设备110一般是响应于主设备的控制，配合执行对应操作的设备，例如存储器类设备，比如静态随机存储器（static random access memory，缩写sram）、闪速存储器（flash memory）控制器、同步动态随机存取存储器（synchronous dynamic random access memory，缩写sdram）控制器、双倍速率同步动态随机存储器(double data rate sdram，简写为ddr)控制器等。从设备110还可能包括通用外围设备，例如通用异步接收/发送装置（universal asynchronous receiver/transmitter，缩写uart）、通用串行总线（universal serial bus，缩写usb）等。有时，从设备110在片上系统100之外还会连接到对应的外设设备120。比如，当从设备110是ddr控制器时，其还会连接到片上系统100之外的作为外设设备120的ddr。此外，有的设备可能既是主设备，又是从设备。
29.图2示意性地示出了根据本技术实施例的片上系统100和片上系统外的外设设备120的框图。其中，主设备105和从设备110处于不同的频率域，因此两者间的通信需要经过时钟转换器125。如图2所示，总线115包括时钟转换器125。时钟转换器125包括主设备侧逻辑电路133和从设备侧逻辑电路135。术语“逻辑电路”用于单独或与其它词语组合指代模拟电路、数字电路、硬接线电路、可编程电路、处理器电路、微控制器电路、硬件逻辑电路、状态机电路和/或任何其他类型的物理硬件组件。主设备105通过主设备侧逻辑电路133和从设备侧逻辑电路135与从设备110通信。其中，主设备侧逻辑电路133位于时钟转换器125的主设备一侧，从设备侧逻辑电路135位于时钟转换器125的从设备一侧。片上系统100还包括供电电路140。供电电路140配置成至少向从设备110和从设备侧逻辑电路135供电。例如，供电电路140还可以配置成向主设备105和主设备侧逻辑电路133供电。
30.时钟转换器125还包括功率控制器130。功率控制器130连接到供电电路140。功率控制器130至少可以控制供电电路140对从设备110和从设备侧逻辑电路135的供电。本技术的功率控制器130控制供电电路140对从设备110的供电，还控制供电电路140对从设备侧逻辑电路135的供电。这样，在从设备110不需要工作时，不仅对从设备110自身掉电，而且从设备侧逻辑电路135也会一起掉电，这可以更大程度地降低功耗。
31.在通过对从设备110掉电来降低功耗时，需要防止掉电对从设备110的正常工作产生负面影响。例如，如果在对从设备110进行掉电时，从设备110与主设备105之间进行事务（transaction），则对从设备110的掉电可能导致事务被中断。本技术通过将功率控制器130设置在时钟转换器125内，由于处于不同时钟域的主设备105和从设备110之间的事务都会经过时钟转换器125，因此功率控制器130可以检测事务的状态，并基于该事务状态来决定是否对从设备110和从设备侧逻辑电路135掉电，实现掉电、并且不会影响事务的完成。
32.本技术实施例的片上系统100的总线115可以是axi总线。axi总线具有5个双向流量控制的通道，分别是写操作需要用到的写地址、写数据、写响应这三个通道，以及读任务需要用到的读地址和读数据这两个通道。其中，在两个数据通道中，除了传输需要读取或写入的数据之外，还要传输指示最后一个数据包已传输的信号，该信号也称为最后数据指示信号。因此，通过对最后数据指示信号进行检测，可以判断主设备105与从设备110之间的交互是否已完成，从而决定是否对从设备110掉电，实现掉电、并且不会影响事务的完成。
33.示例性地，功率控制器130接收对从设备110和从设备侧逻辑电路135掉电的指令。在接收到对从设备110和从设备侧逻辑电路135掉电的指令后，功率控制器130检测主设备105和从设备110间的总线事务通道是否处于空闲状态，也就是主设备105和从设备110间是否还有事务还没有处理完。通道是否处于空闲状态可以通过检测通道内是否正在传递事务信号来确定。当通道内不传输信号时，对从设备110掉电不会产生不良影响。因此，响应于总线事务通道处于空闲状态，功率控制器130可以直接向供电电路140发出掉电指令，以使从设备110和从设备侧逻辑电路135掉电。
34.在另一些实施例中，当主设备105和从设备110间的通道不处于空闲状态时，通道内正在进行事务信号的传输，此时对从设备110掉电会阻止正在进行的事务的完成。如上文所说的，可以通过对数据通道是否传输了最后数据指示信号进行检查，来确定主设备105和从设备110之间的事务是否已经结束。例如，响应于数据通道已传输最后数据指示信号，则表明主设备105和从设备110之间的事务已经结束。此时，功率控制器130可以向供电电路140发出掉电指令，以使从设备110和从设备侧逻辑电路135掉电。如果在数据通道中没有检测到最后数据指示信号，则表示主设备105和从设备110见的事务仍在进行中。此时，暂时不对从设备110和从设备侧逻辑电路135掉电，等待事务完成并保持对最后数据指示信号的监测，直到检测到最后数据指示信号置于高电位时，再对从设备110和从设备侧逻辑电路135掉电。
35.在axi总线的传输机制下，在写操作中，主设备105会通过写数据通道发出最后写数据指示信号（即，wlast信号）来指示此次传输的最后一个数据信号已发出。在读操作中，从设备110会通过读数据通道发出最后读数据指示信号（即，rlast信号）来指示此次传输的最后一个数据信号已发出。因此，通过检测这两个信号是否已发送，可以判断主设备与从设备间的事务是否已完成，并基于此，决定是否控制供电电路140对从设备110和从设备侧逻辑电路135掉电。例如，如果在接收到掉电指令时，主设备105与从设备110之间正在进行写操作，则可以通过检测主设备是否已通过写数据通道发送wlast信号来判断事务是否已完成。如果在接收到掉电指令时，主设备105与从设备110之间正在进行读操作，则可以通过检测从设备是否已通过读数据通道发送rlast信号来判断事务是否已完成。如果在接收到掉电指令时，主设备105与从设备110之间正在同时进行写操作和读操作，则可以通过检测
wlast信号和rlast信号是否都已发送来判断事务是否已完成。
36.根据本技术实施例的片上系统100，可以通过功率控制器130在时钟转换器125的上游和下游进行功率域的划分，即，使时钟转换器125的主设备侧逻辑电路133和从设备侧逻辑电路135处于不同的功率域，从而对功率域进行更灵活的划分，以便有效地降低片上系统100的功耗。
37.图3示意性地示出根据本技术实施例的片上系统100内的功率域划分。如图3所示，在片上系统100中，既包括与主设备105处于相同时钟域的第一从设备1101，也包括与主设备105处于不同时钟域的第二从设备1102。第一从设备1101和第二从设备1102都经过总线中的地址转换器145与主设备105连接。通常，处于同一时钟域的主设备与从设备不涉及掉电以降低功耗的问题，该问题一般针对的是处于不同时钟域的主设备和从设备。由于第二从设备1102处于与主设备105不同的时钟域，主设备105还需要经过时钟转换器125与第二从设备1102连接。在功率控制器控制供电电路对第二从设备1102掉电之前，主设备105、第一从设备1101、第二从设备1102处于相同的功率域。在对第二从设备1102掉电之后，如图3所示，第二从设备1102与主设备105和第一从设备1101处于不同的功率域。而且，时钟转换器125的从设备侧逻辑电路135也被掉电，与第二从设备1102处于相同的功率域，而主设备侧逻辑电路133未被掉电，保持与主设备105和第一从设备1101处于相同的功率域。这样，时钟转换器125的上下游两侧被更加灵活地划分在不同的功率域。并且由于时钟转换器125下游的从设备侧逻辑电路135也被掉电，可以更加降低功耗。
38.此外，本技术实施例的片上系统100利用axi总线的信号传输规则，对主设备105和从设备110之间的事务进行监测，通过观察通道内是否还在传输信号来判断事务是否已经结束。如果通道处于空闲状态，则功率控制器130直接向供电电路140发出掉电指令，对从设备110和从设备侧逻辑电路135掉电。如果通道不处于空闲状态，则表示时钟转换器125还有一些事务没处理完，功率控制器130会等待事务的处理，直到检测到最后数据指示信号，再通知供电电路140掉电。这样，可以使降低功耗与片上系统的正常工作不发生冲突。
39.axi总线具有支持突发传输的特点，这意味着在先事务尚未结束时，在后事务被发起。那么，有可能出现在等待当前事务结束的期间，又有新事务的发起，从而影响掉电进行。因此，可以对主设备105发来的发起事务的请求进行阻挡，以解决上述问题。axi总线的每个通道都具有握手机制，而且只有握手成功后才会传输数据。因此，可以通过阻止握手成功的方式来阻挡主设备105发起新的事务请求。axi总线的通道之间具有约定的先后关系。例如，对于写操作来说，只有写地址通道和写数据通道的握手信号都为高时，写响应通道才会进行握手；对于读操作来说，只有读地址通道握手信号都为高时，读数据通道才会进行握手。因此，可以通过控制两个地址通道的从设备发出的握手信号，来阻止新事务的进行。例如，功率控制器130还可以配置成，在接收到对从设备110和从设备侧逻辑电路135掉电的指令后，将通过地址通道向主设备105发送的地址接收就绪信号维持在低电位。这可以由功率控制器130控制主设备侧逻辑电路133来完成。地址接收就绪信号是握手信号之一，该信号的发出表示从设备已经准备好接收地址和对应的控制信号。当该信号维持在低电位时，即使主设备发出握手信号（也就是新事务的请求），地址也不会传递到从设备，使得事务无法进行。这相当于阻挡了主设备发起新事务的请求。
40.在基于axi总线的写操作中，需要在写地址通道中通过写地址有效信号（awvalid）
和写地址接收就绪信号（awready）信号握手。在握手过程中，主设备首先将awvalid信号置于高电位，从设备在收到awvalid信号后，会将awready信号置于高电位，以完成握手。在基于axi总线的读操作中，需要在读地址通道中通过读地址有效信号（arvalid）和读地址接收就绪信号（arready）信号握手。在握手过程中，主设备首先将arvalid信号置于高电位，从设备在收到arvalid信号后，会将arready信号置于高电位，以完成握手。因此，在更具体的实施例中，通过将awready和arready信号保持在低电位，可以阻止写地址和读地址通道的握手，起到阻挡主设备发起新事务的作用。将awready信号和arready信号保持在低电位具体可以由主设备侧逻辑电路133来实现。
41.在一些实施例中，在接收到对从设备110和从设备侧逻辑电路135掉电的指令后，将地址接收就绪信号维持在低电位的操作可以早于对掉电操作。图4示意性地示出了结合了空闲状态判断和新事务阻挡的过程的流程图。如图4所示，功率控制器130接收对从设备110和从设备侧逻辑电路135掉电的指令后，先检测总线事务通道是否处于空闲状态。如果通道处于空闲状态，那么功率控制器130先将通过地址通道向主设备105发送的地址接收就绪信号维持在低电位，以便对主设备105接下来可能发出的请求进行阻挡。之后，功率控制器130向供电电路140发出掉电指令，以使从设备110和从设备侧逻辑电路135掉电。在另一些实施例中，如果通道不处于空闲状态，也就是主设备105和从设备110之间还有事务在进行，那么功率控制器130先将通过地址通道向主设备105发送的地址接收就绪信号维持在低电位，以便对主设备105接下来可能发出的请求进行阻挡。之后，功率控制器130检测主设备105和从设备110间的数据通道是否已传输最后数据指示信号。当检测到最后数据指示信号时，则表明主设备105和从设备110间的事务已经处理完毕，此时，功率控制器130可以向供电电路140发出掉电指令，以使从设备110和从设备侧逻辑电路135掉电。如果没有检测到最后数据指示信号，则继续保持对最后数据指示信号的检测，直到数据通道传输最后数据指示信号后，向供电电路140发出掉电指令。在本技术实施例中，通过在接收到掉电指令后对主设备发起新事务的请求进行阻挡，可以在等待未完成的事务完成时，不会有新事务干扰。
42.当从设备110被掉电后，主设备105仍然可能需要向发起事务。这时，需要由供电电路140从软件的角度决定是否重新对从设备110上电。为此，可能需要保持对主设备105是否发起事务进行监测。在axi总线协议下，主设备105发出的握手信号可以被认为是发起事务的请求。例如，主设备105通过地址通道发送地址有效信号，也就是将地址有效信号置于高电位。因此，在一些实施例中，功率控制器130被配置成，在向供电电路140发出掉电指令之后，检测主设备105是否通过地址通道发送地址有效信号。具体的，在写操作中，主设备105会通过写地址通道向从设备110发送写地址有效信号（awvalid），从设备110也会通过写地址通道向主设备105发从写地址接收就绪信号（awready）以进行握手。因此，为了随时监测主设备105发起写操作的情况，功率控制器130将检测主设备105是否通过写地址通道向从设备发送awvalid信号。在读操作中，主设备105会通过读地址通道向从设备110发送读地址有效信号（arvalid），从设备110也会通过读地址通道向主设备105发从读地址接收就绪信号（awready）以进行握手。因此，为了随时监测主设备105发起读操作的情况，功率控制器130将检测主设备105是否通过读地址通道向从设备发送arvalid信号。也就是，检测主设备105是否通过地址通道发送地址有效信号可以包括，检测所述主设备是否通过写地址通道向所述从设备发送写地址有效信号，并且，检测所述主设备是否通过读地址通道向所述从
设备发送读地址有效信号。当功率控制器130在地址通道中检测到主设备105发出地址有效信号时，功率控制器130会以中断的方式向供电电路140发送供电恢复请求信号。供电电路140会从软件的角度决定是否对从设备110和从设备侧逻辑电路135恢复供电。中断的方式是指，供电电路140在接收到供电恢复请求信号后，会暂停其他工作，对供电恢复请求信号进行处理，决定是否要重新对已经掉电的从设备110和从设备侧逻辑电路135上电。
43.前文提到，为了在接收到掉电指令后对主设备发起新事务的请求进行阻挡，可以将通过地址通道向主设备105发送的地址接收就绪信号维持在低电位。为了使主设备105在掉电后发起的新事务能够进行，在一些实施例中，取消将前述地址接收就绪信号维持在低电位，以便新事务的握手能够进行。
44.示例性地，在供电电路判断应恢复对从设备110和从设备侧逻辑电路135供电后，恢复对从设备110和从设备侧逻辑电路135供电。然后，可以取消将地址接收就绪信号维持在低电位。这样，从设备110可以与主设备105进行握手，以便接下来执行所述新事务。
45.在一些实施例中，时钟转换器125还包括时钟门控（clock gating）电路。时钟门控电路可以关闭从设备110的时钟信号和从设备侧逻辑电路135的时钟信号。上文介绍的对从设备110掉电的降低功耗的方式可以理解为一种电源门控（power gating）方法。除了电源门控之外，为了实现降低功耗，还可以使用时钟门控的方法，即，关闭时钟信号，从而节省电流消耗。本技术实施例的时钟转换器125包括时钟门控电路，因此既可以通过时钟门控实现低功耗，也可以通过电源门控实现低功耗，可以按需要选择合适的门控方式，降低功耗的方法变得更方便、更灵活。例如，在对省电要求高的场景下，可以采用电源门控的方式；在对省电要求低的场景下，可以时钟门控的方式。
46.在一些实施例中，从设备110可以是双倍速率同步动态随机存储器（ddr）控制器。ddr的时钟频率和主设备的时钟频率不同，因此两者之间需要利用时钟转换器进行时钟频率转换。当片上系统只用作微控制单元（micro controller unit，缩写mcu）时，并不需要ddr这类临时性缓存，而只使用sram这样的长期存储介质作为内存即可满足需求。此时，可以对片上系统上的ddr控制器采取降低功耗的操作。例如，可以通过上文描述的对ddr控制器和从设备侧逻辑电路掉电的方式降低功耗，也可以通过关闭ddr控制器的时钟信号的方式实现时钟门控，从而达到省电的目的。
47.根据本技术的另一方面，还提供了一种电子设备。该电子设备包括根据本技术任一实施例所述的片上系统，以及与该片上系统的从设备通信地连接的外部设备。电子设备也可以被称为“计算系统”或“电子系统”。
48.片上系统可以通过使用外部设备执行电子设备所支持的应用。例如，当片上系统的从设备是存储器控制器（例如ddr控制器）时，该外部设备可以是对应的存储器（例如ddr），该存储器控制器控制存储器，并且执行将数据输入到存储器和/或从存储器输出数据的操作。例如，存储器控制器可以以直接存储器存取方式访问存储器。存储器控制器可以包括物理层，该物理层通过例如插入器与存储器的物理层通信地电连接。
49.根据本技术的另一方面，还提供了一种基于片上系统的功率管理方法，该方法可以由根据本技术实施例的片上系统执行。图5示意性地示出了根据本技术实施例的基于片上系统的功率管理方法的流程图。该片上系统包括主设备、从设备、axi总线、以及供电电路。所述axi总线包括时钟转换器。所述时钟转换器包括主设备侧逻辑电路和从设备侧逻辑
电路。所述主设备通过所述主设备侧逻辑电路和从设备侧逻辑电路与所述从设备通信。所述供电电路配置成至少向所述从设备和所述从设备侧逻辑电路供电。如图5所示，该功率管理方法包括如下步骤，各步骤例如可以由时钟转换器中的功率控制器来执行。首先，在步骤s505，接收对所述从设备和所述从设备侧逻辑电路掉电的指令。在接收到该掉电指令后，在步骤s510，检测所述主设备和所述从设备间的总线事务通道是否处于空闲状态。基于步骤s510的检测结果，在一些实施例中，在步骤s515,响应于所述总线事务通道处于空闲状态，向所述供电电路发出掉电指令，以使所述从设备和所述从设备侧逻辑电路掉电。在另一些实施例中，在步骤s520，响应于所述总线事务通道不处于空闲状态，检测所述总线事务通道中的数据通道是否已传输最后数据指示信号。然后，基于步骤s520的检测结果，在步骤s525，响应于所述数据通道已传输所述最后数据指示信号，向所述供电电路发出掉电指令，以使所述从设备和所述从设备侧逻辑电路掉电。在一些实施例中，步骤s520具体可以包括：检测所述主设备是否已通过写数据通道发送最后写数据指示信号，并且/或者，检测所述从设备是否已通过读数据通道发送最后读数据指示信号。在一些实施例中，所述功率管理方法还包括：在步骤s505之后，也就是在接收到对所述从设备和所述从设备侧逻辑电路掉电的指令后，将通过所述总线事务通道中的地址通道向所述主设备发送的地址接收就绪信号维持在低电位。具体的，将通过所述总线事务通道中的地址通道向所述主设备发送的地址接收就绪信号维持在低电位包括：将通过写地址通道向所述主设备发送的写地址接收就绪信号维持在低电位，并且，将通过读地址通道向所述主设备发送的读地址接收就绪信号维持在低电位。
50.在一些实施例中，所述功率管理方法还包括：在步骤s515或步骤s525之后，也就是在向所述供电电路发出掉电指令之后，检测所述主设备是否通过所述总线事务通道中的地址通道发送地址有效信号。然后，响应于检测到所述主设备通过所述地址通道发送所述地址有效信号，以中断的方式向所述供电电路发送供电恢复请求信号，以使所述供电电路判断是否恢复对所述从设备和所述从设备侧逻辑电路供电。为了解除前述实施例中将地址接收就绪信号维持在低电位对主设备发起新事务的影响，在一些实施例中，响应于所述供电电路恢复对所述从设备和所述从设备侧逻辑电路供电，取消将所述地址接收就绪信号维持在低电位。在更具体的实施例中，检测所述主设备是否通过所述总线事务通道中的地址通道发送地址有效信号包括：检测所述主设备是否通过写地址通道向所述从设备发送写地址有效信号，并且，检测所述主设备是否通过读地址通道向所述从设备发送读地址有效信号。
51.根据本技术实施例的基于片上系统的功率管理方法的上述各步骤的具体技术细节已在前文描述，故不再赘述。
52.应理解，本技术的以上实施例的各种组合是可能的。
53.在附图中由框表示的组件、元件、模块或单元（在本段落中统称为“组件”）中的至少一个（例如，处理器和存储器控制器）可以具体实现为根据示例性实施例的执行上述各个功能的各种数目的硬件、软件和/或固件结构。例如，这些组件中的至少一个可以使用直接电路结构，例如，存储器、硬件处理器、逻辑电路、查找表等，其可以通过一个或多个微处理器或其他控制装置的控制来执行各个功能。此外，这些组件中的至少一个可以由包含用于执行特定逻辑功能的一个或多个可执行指令并由一个或多个微处理器或其他控制装置执行的模块、程序或一部分代码具体实现。此外，这些组件中的至少一个可以包括或可以实现
为诸如执行各个功能的中央处理器之类的处理器、微处理器等。这些组件中的两个或更多个可以组合成执行所组合的两个或更多个组件的所有操作或功能的单个组件。此外，这些组件中的至少一个的至少部分功能可以由这些组件中的另一个执行。此外，尽管在以上框图中未示出总线，但是可以通过总线来执行组件之间的通信。上述示例实施例的功能方案可以被实现为在一个或多个处理器上执行的算法。此外，由框表示的组件或者处理步骤可以将任意数目的相关技术用于电子配置、信号处理和/或控制、数据处理等。
54.尽管已经描述了本技术的构思的示例性实施例，但是对于本领域普通技术人员来说显而易见的是，可以在不脱离如在所附权利要求中说明的本技术构思的精神和范围的情况下，对其进行各种改变和修改。