半导体存储装置的制作方法

半导体存储装置
1.相关申请
2.本技术享受以日本专利申请2021-103042号(申请日：2021年6月22日)为基础申请的优先权。本技术通过参考所述基础申请而包括基础申请的全部内容。
技术领域
3.本实施方式涉及一种半导体存储装置。


背景技术：

4.已知有一种半导体存储装置，具备：多个第1导电层及多个第1绝缘层，交替排列于第1方向；第1半导体层，在第1方向延伸，与多个第1导电层及多个第1绝缘层对向；及第1电荷存储层，设置于多个第1导电层及第1半导体层之间。


技术实现要素：

5.实施方式提供一种能够较好地制造的半导体存储装置。
6.一实施方式的半导体存储装置具备：衬底；多个第1导电层及多个第1绝缘层，交替排列于与衬底交叉的第1方向；第1半导体层，在第1方向延伸，与多个第1导电层及多个第1绝缘层对向；第1电荷存储层，设置于多个第1导电层及第1半导体层之间；及第2半导体层，连接于第1半导体层的第1方向的一端部。多个第1绝缘层中的至少一部分包含第1元素，第1元素是磷(p)、砷(as)、碳(c)及氬(ar)中的至少1个。
附图说明
7.图1是表示第1实施方式的半导体存储装置的一部分构成的示意性电路图。
8.图2是表示所述半导体存储装置的一部分构成的示意性俯视图。
9.图3是表示所述半导体存储装置的一部分构成的示意性立体图。
10.图4是表示所述半导体存储装置的一部分构成的示意性俯视图。
11.图5是表示所述半导体存储装置的一部分构成的示意性剖视图。
12.图6是表示所述半导体存储装置的一部分构成的示意性剖视图。
13.图7～图29是用来对所述半导体存储装置的制造方法进行说明的示意性剖视图。
14.图30是表示比较例的半导体存储装置的一部分构成的示意性剖视图。
15.图31、图32是用来对比较例的半导体存储装置的制造方法进行说明的示意性剖视图。
16.图33是表示第2实施方式的半导体存储装置的一部分构成的示意性剖视图。
17.图34～图37是用来对所述半导体存储装置的制造方法进行说明的示意性剖视图。
18.图38是表示第3实施方式的半导体存储装置的一部分构成的示意性剖视图。
19.图39是用来对所述半导体存储装置的制造方法进行说明的示意性剖视图。
具体实施方式
20.接下来，参考附图详细说明实施方式的半导体存储装置。此外，以下的实施方式只为一例，不以限定本发明为意图而表示。另外，以下的附图是示意性的，为方便说明，有省略一部分构成等的情况。另外，有对多个实施方式中共通的部分标注同一符号，省略说明的情况。
21.另外，本说明书中，提到“半导体存储装置”的情况下，有时意味着存储器裸片，有时意味着存储器芯片、存储器卡、ssd(solid state drive：固态硬盘)等包含控制器裸片的存储器系统。此外，有时还意味着智能手机、平板终端、个人电脑等包含主电脑的构成。
22.另外，本说明书中，提到第1构成“连接在”第2构成及第3构成之间的情况下，有意味着第1构成、第2构成及第3构成串联连接，且第2构成经由第1构成连接于第3构成的情况。
23.另外，本说明书中，将相对于衬底的上表面平行的特定方向称为x方向，将相对于衬底的上表面平行且与x方向垂直的方向称为y方向，将相对于衬底的上表面垂直的方向称为z方向。
24.另外，本说明书中，有时将沿着特定面的方向称为第1方向，将沿着所述特定面与第1方向交叉的方向称为第2方向，将与所述特定面交叉的方向称为第3方向。所述第1方向、第2方向及第3方向可与x方向、y方向及z方向中的任一个对应，也可不对应。
25.另外，本说明书中，“上”或“下”等表述以衬底为基准。例如，将沿着所述z方向离开衬底的方向称为上，将沿着z方向接近衬底的方向称为下。另外，对于某构成提到下表面或下端的情况下，意指所述构成的衬底侧的面或端部，在提到上表面或上端的情况下，意指所述构成的与衬底为相反侧的面或端部。另外，将与x方向或y方向交叉的面称为侧面等。
26.另外，本说明书中，对于构成、部件等，提到特定方向的“宽度”、“长度”或“厚度”等的情况下，有时意指利用sem(scanning electron microscopy：扫描电子显微镜)或tem(transmission electron microscopy：透射电子显微镜)等观察的剖面等的宽度、长度或厚度等。
27.[第1实施方式]
[0028]
图1是表示第1实施方式的半导体存储装置的一部分构成的示意性电路图。第1实施方式的半导体存储装置具备存储器单元阵列mca与外围电路pc。
[0029]
存储器单元阵列mca具备多个存储器块blk。所述多个存储器块blk各自具备多个串单元su。所述多个串单元su各自具备多个存储器串ms。所述多个存储器串ms的一端分别经由位线bl连接于外围电路pc。另外，所述多个存储器串ms的另一端分别经由共通的源极线sl连接于外围电路pc。
[0030]
存储器串ms具备漏极侧选择晶体管std、多个存储器单元mc(存储器晶体管)、及源极侧选择晶体管sts。漏极侧选择晶体管std、多个存储器单元mc、及源极侧选择晶体管sts串联连接于位线bl及源极线sl之间。以下，有时将漏极侧选择晶体管std、及源极侧选择晶体管sts简称为选择晶体管(std、sts)。
[0031]
存储器单元mc是场效应型晶体管。存储器单元mc具备半导体层、栅极绝缘膜、及栅极电极。半导体层作为沟道区域发挥功能。栅极绝缘膜包含电荷存储膜。存储器单元mc的阈值电压根据电荷存储膜中的电荷量变化。存储器单元mc存储1位或多位数据。此外，在与1个存储器串ms对应的多个存储器单元mc的栅极电极分别连接字线wl。所述字线wl分别共通连
接于1个存储器块blk中的所有存储器串ms。
[0032]
选择晶体管(std、sts)是场效应型晶体管。选择晶体管(std、sts)具备半导体层、栅极绝缘膜、及栅极电极。半导体层作为沟道区域发挥功能。在选择晶体管(std、sts)的栅极电极分别连接选择栅极线(sgd、sgs)。1个漏极侧选择栅极线sgd共通连接于1个串单元su中的所有存储器串ms。1个源极侧选择栅极线sgs共通连接于1个存储器块blk中的所有存储器串ms。
[0033]
外围电路pc具备例如：电压产生电路，产生动作电压；电压传送电路，将产生的动作电压传送到选择的位线bl、字线wl、源极线sl、选择栅极线(sgd、sgs)等；感应放大器模块，连接于位线bl；及序列器，控制所述部件。
[0034]
图2是表示第1实施方式的半导体存储装置的一部分构成的示意性俯视图。本实施方式的半导体存储装置具备半导体衬底100。半导体衬底100是包含例如含有硼(b)等p型杂质的p型硅(si)的半导体衬底。图示的例子中，在半导体衬底100设置排列于x方向及y方向的4个存储器单元阵列区域r
mca
。另外，在各存储器单元阵列区域r
mca
，设置着排列于y方向的多个存储器块blk。
[0035]
图3是表示第1实施方式的半导体存储装置的一部分构成的示意性立体图。图4是表示第1实施方式的半导体存储装置的一部分构成的示意性俯视图。图5是沿b-b
′
线切断图4所示的构造，并沿箭头的方向观察的示意性剖视图。
[0036]
本实施方式的半导体存储装置例如如图3所示，具备设置在半导体衬底100上的晶体管层l
tr
、与设置在晶体管层l
tr
上方的存储器单元阵列层l
mca
。
[0037]
[晶体管层l
tr
的构造]
[0038]
例如如图3所示，在半导体衬底100的上表面，介隔未图示的绝缘层设置着布线层gc。布线层gc包含与半导体衬底100的表面对向的多个电极gc。另外，半导体衬底100的各区域及布线层gc所包含的多个电极gc分别连接于接点cs。
[0039]
多个电极gc分别与半导体衬底100的表面对向，作为构成外围电路pc的多个晶体管tr的栅极电极、及多个电容器的其它电极等发挥功能。
[0040]
多个接点cs在z方向延伸，下端中连接于半导体衬底100或电极gc的上表面。在接点cs与半导体衬底100的连接部分，设置着包含n型杂质或p型杂质的杂质区域。接点cs也可包含例如含有氮化钛(tin)等势垒导电膜、与钨(w)等金属膜的积层膜。
[0041]
布线层d0、d1、d2各自包含多条布线，所述多条布线电连接于存储器单元阵列mca中的构成及外围电路pc中的构成中的至少一个。所述多条布线也可包含例如含有氮化钛(tin)等势垒导电膜、与钨(w)等金属膜的积层膜。
[0042]
[存储器单元阵列层l
mca
的构造]
[0043]
例如如图3及图4所示，在存储器单元阵列层l
mca
设置着排列于y方向的多个存储器块blk。
[0044]
图4的例子中，存储器块blk具备从y方向的一侧(图4中为y方向正侧)设置到y方向的另一侧(图4中为y方向负侧)的5个串单元sua～sue。所述多个串单元sua～sue分别与参考图1说明的串单元su对应。在y方向上相邻的2个串单元su之间，设置氧化硅(sio2)等串单元间绝缘层she。在y方向上相邻的2个存储器块blk之间，设置着块间构造st。
[0045]
如图3及图5所示，在存储器单元阵列层l
mca
中，存储器块blk具备存储器单元阵列
层l
mca1
、与设置于存储器单元阵列层l
mca1
上方的存储器单元阵列层l
mca2
。存储器单元阵列层l
mca1
及存储器单元阵列层l
mca2
具备排列于z方向的多个导电层110、在z方向延伸的多个半导体层120、及分别设置于多个导电层110及多个半导体层120之间的多个栅极绝缘膜130。
[0046]
导电层110是在x方向延伸的大致板状的导电层。导电层110可包含含有氮化钛(tin)等势垒导电膜、与钨(w)等金属膜的积层膜。另外，导电层110也可包含例如含有磷(p)或硼(b)等杂质的多晶硅等。在多个导电层110的x方向的端部，分别设置着接点cc(图3)。在排列于z方向的多个导电层110之间，设置着氧化硅(sio2)等绝缘层101。
[0047]
在多个导电层110的下方，介隔绝缘层101设置着半导体层111、半导体层113、及半导体层112。在半导体层111及半导体层112、与半导体层120之间，设置栅极绝缘膜130的一部分。半导体层113连接于半导体层120的下端部。
[0048]
半导体层113的上表面连接于半导体层111，下表面连接于半导体层112。也可在半导体层112的下表面，设置着导电层114。半导体层111、半导体层113、半导体层112、及导电层114作为源极线sl(图1)发挥功能。源极线sl例如对于存储器单元阵列区域r
mca
(图2)中包含的所有存储器块blk共通地设置。半导体层111、半导体层113、及半导体层112包含例如含有磷(p)或硼(b)等杂质的多晶硅等。导电层114也可包含例如钨(w)等金属、硅化钨等导电层、或其它导电层。
[0049]
多个导电层110中位于最下层的导电层110作为源极侧选择栅极线sgs(图1)及与其连接的多个源极侧选择晶体管sts(图1)的栅极电极发挥功能。所述导电层110在每个存储器块blk中电独立。
[0050]
另外，位于比它上方的多个导电层110作为位线wl(图1)及与其连接的多个存储器单元mc(图1)的栅极电极发挥功能。所述多个导电层110分别在每个存储器块blk中电独立。
[0051]
另外，位于比它上方的1个或多个导电层110作为漏极侧选择栅极线sgd(图1)及与其连接的多个漏极侧选择晶体管std(图1)的栅极电极发挥功能。所述多个导电层110的y方向的宽度小于其它导电层110。另外，在y方向上相邻的2个导电层110之间，设置着串单元间绝缘层she。所述多个导电层110分别在每个串单元su中电独立。
[0052]
半导体层120例如如图3及图4所示，以特定的图案排列在x方向及y方向。半导体层120作为1个存储器串ms(图5)中包含的多个存储器单元mc及选择晶体管(std、sts)的沟道区域发挥功能。半导体层120是例如多晶硅(si)等半导体层。半导体层120例如如图3所示，具有大致有底圆筒状的形状，在中心部分设置着氧化硅等的绝缘层125。
[0053]
半导体层120如图5所示，具备存储器单元阵列层l
mca1
中包含的半导体区域120
l
、与存储器单元阵列层l
mca2
中包含的半导体区域120u。另外，半导体层120具备连接于半导体区域120
l
的上端及半导体区域120u的下端的半导体区域120j、连接于半导体区域120
l
的下端的杂质区域122、及连接于半导体区域120u的上端的杂质区域121。
[0054]
半导体区域120
l
是在z方向延伸的大致圆筒状的区域。半导体区域120
l
的外周面分别由存储器单元阵列层l
mca1
中包含的多个导电层110包围，与所述多个导电层110对向。此外，半导体区域120
l
的下端部(例如，位于比存储器单元阵列层l
mca1
中包含的多个导电层110下方的部分)的径向宽度小于半导体区域120
l
的上端部(例如，位于比存储器单元阵列层l
mca1
中包含的多个导电层110上方的部分)的径向宽度。
[0055]
半导体区域120u是在z方向延伸的大致圆筒状的区域。半导体区域120u的外周面分
别由存储器单元阵列层l
mca2
中包含的多个导电层110包围，与所述多个导电层110对向。此外，半导体区域120u的下端部(例如，位于比存储器单元阵列层l
mca2
中包含的多个导电层110下方的部分)的径向宽度小于半导体区域120u的上端部(例如，位于比存储器单元阵列层l
mca2
中包含的多个导电层110上方的部分)的径向宽度。
[0056]
半导体区域120j分别设置于存储器单元阵列层l
mca1
中包含的多个导电层110上方，且设置于比存储器单元阵列层l
mca2
中包含的多个导电层110下方。此外，半导体区域120j的径向宽度大于所述半导体区域120
l
、120u的径向宽度。
[0057]
杂质区域122具备与半导体层111对向的区域122_a、与半导体层112对向的区域122_c、及设置于所述2个区域之间且外周面连接于所述半导体层113的区域122_b。也就是说，区域122_c设置于半导体层120的下端。另外，在半导体区域120
l
及区域122_c之间，设置着区域122_b。杂质区域122包含例如磷(p)等n型杂质或硼(b)等p型杂质。
[0058]
杂质区域121包含例如磷(p)等n型杂质。杂质区域121经由接点ch及接点vy(图3)连接于位线bl。
[0059]
栅极绝缘膜130具有覆盖半导体层120的外周面的大致有底圆筒状的形状。栅极绝缘膜130具备例如积层在半导体层120及导电层110之间的隧道绝缘膜、电荷存储膜及块绝缘膜。隧道绝缘膜及块绝缘膜例如是氧化硅(sio2)等绝缘膜。电荷存储膜例如是氮化硅(si3n4)等能够存储电荷的膜。隧道绝缘膜、电荷存储膜、及块绝缘膜具有大致圆筒状的形状，沿着半导体层120的外周面在z方向延伸。
[0060]
此外，栅极绝缘膜130也可具备例如包含n型或p型杂质的多晶硅等浮动栅极。
[0061]
块间构造st是在z方向及x方向延伸，沿y方向分断多个绝缘层101、多个导电层110、半导体层111、及半导体层113，到达半导体层112的构造体。块间构造st例如如图5所示，也可包含氧化硅(sio2)等绝缘层170、及钨等导电层li。导电层li的下端连接于半导体层112。
[0062]
[存储器单元阵列层l
mca
中的各构成所包含的杂质]
[0063]
图6是将图5所示的存储器单元阵列层l
mca1
中的区域r
lmh
、及存储器单元阵列层l
mca2
中的区域r
umh
放大表示的示意性剖视图。
[0064]
如图6所示，在存储器单元阵列层l
mca1
中，导电层110的与半导体区域120
l
的对向面相对于绝缘层101的与半导体区域120
l
的对向面后退宽度d
l1
而设置。另外，在存储器单元阵列层l
mca2
中，导电层110的与半导体区域120u的对向面相对于绝缘层101的与半导体区域120u的对向面后退宽度d
u1
而设置。宽度d
l1
、与宽度d
u1
为相同程度。
[0065]
另外，在存储器单元阵列层l
mca1
中，绝缘层101包含区域101_c1及区域101_c2。区域101_c2设置在区域101_c1与半导体区域120
l
之间的位置。也就是说，区域101_c2设置在比区域101_c1更接近半导体区域120
l
的位置。区域101_c2是包含磷(p)、砷(as)、碳(c)、及氩(ar)中的至少1个元素的区域。区域101_c2中的所述元素的含有浓度大于区域101_c1中的所述元素的含有浓度。
[0066]
另外，在存储器单元阵列层l
mca2
中，绝缘层101包含区域101_c3。区域101_c3在z方向上设置在与区域101_c2并排的位置。区域101_c3中的磷(p)、砷(as)、碳(c)、及氩(ar)中的至少1个元素的含有浓度大于区域101_c2的所述元素的含有浓度。
[0067]
另外，例如如图5所示，半导体层111包含区域111_c1及区域111_c2。区域111_c2设
置在区域111_c1与杂质区域122之间的位置。也就是说，区域111_c2设置在比区域111_c1更接近杂质区域122的位置。区域111_c2是包含磷(p)、砷(as)、碳(c)、及氩(ar)中的至少1个元素的区域。区域111_c2中的所述元素的含有浓度大于区域111_c1中的所述元素的含有浓度。
[0068]
另外，例如如图5所示，半导体层112包含区域112_c1及区域112_c2。区域112_c2设置在区域112_c1与杂质区域122之间的位置。也就是说，区域112_c2设置在比区域112_c1更接近杂质区域122的位置。区域112_c2是包含磷(p)、砷(as)、碳(c)、及氩(ar)中的至少1个元素的区域。区域112_c2中的所述元素的含有浓度大于区域112_c1中的所述元素的含有浓度。
[0069]
此外，各区域的磷(p)、砷(as)、碳(c)、及氩(ar)等含有浓度能够由eds(energy dispersive x-ray spectrometer：能量色散x射线光谱仪)等测定。
[0070]
[制造方法]
[0071]
接下来，参考图7～图29，对第1实施方式的半导体存储装置的制造方法进行说明。图7～图9、图11、图13～图18、及图20～图29是用来对所述制造方法进行说明的示意性剖视图，表示出与图5对应的剖面。图10及图12是用来对所述制造方法进行说明的示意性剖视图，且是将图9及图11所示的区域r
lmh
及区域r
sl
分别放大的图。图19是用来对所述制造方法进行说明的剖视图，且是将图18所示的区域r
umh
及区域r
lmh
的图。
[0072]
在制造第1实施方式的半导体存储装置时，首先在半导体衬底100形成外围电路pc(图1)。另外，在外围电路pc的上方，形成绝缘层101。
[0073]
接下来，例如如图7所示，在绝缘层101上形成导电层114、半导体层112、氧化硅等牺牲层113a、氮化硅等牺牲层113b、氧化硅等牺牲层113c、及半导体层111。另外，交替形成多个绝缘层101及多个牺牲层110a，形成氧化硅等绝缘层151。所述步骤例如通过cvd(chemical vapor deposition：化学气相沉积)等方法进行。
[0074]
接下来，例如如图8所示，在与半导体区域120
l
对应的位置，形成多个开口mha。开口mha在z方向延伸，贯通绝缘层151、多个牺牲层110a及多个绝缘层101、半导体层111、牺牲层113c、牺牲层113b、及牺牲层113a，使半导体层112露出。所述步骤例如通过rie(reactive ion etching：反应性离子蚀刻)等方法进行。
[0075]
接下来，例如如图9及图10所示，经由开口mha，在半导体层111、112的内部，形成包含磷(p)、砷(as)、碳(c)、及氩(ar)等杂质的区域111_c及区域112_c。所述步骤例如通过离子注入等进行。在所述离子注入步骤中，使用磷(p)、砷(as)、碳(c)、及氩(ar)等杂质作为掺杂剂。
[0076]
此外，在所述步骤中，如图10所示，也向绝缘层101内接近开口mha的区域101_c2、及牺牲层110a内接近开口mha的区域110a_c2注入磷(p)、砷(as)、碳(c)、及氩(ar)等杂质。同样地，也向牺牲层113a、牺牲层113b、及牺牲层113c内接近开口mha的各个区域113a_c、区域113b_c、及区域113c_c注入磷(p)、砷(as)、碳(c)、及氩(ar)等杂质。在所述步骤中，因为开口mha具有像随着接近下部开口宽度变窄的形状，所以即使在以几乎与衬底垂直的角度进行离子注入的情况下，也同时向区域101_c2等接近开口mha的侧壁区域注入杂质。另外，几乎不会向远离开口mha的侧壁的区域101_c1等注入杂质。
[0077]
接下来，例如如图11及图12所示，在半导体层111及半导体层112中露出于开口mha
的部分(区域111_c及区域112_c)，分别形成氧化硅等绝缘层111_d及绝缘层112_d。所述步骤例如通过热氧化等进行。此外，区域111_c及区域112_c是会因参考图9及图10说明的离子注入步骤，而发生较多结晶缺陷的区域。这种区域111_c及区域112_c中的氧化反应与未发生较多结晶缺陷的区域中的氧化反应相比高速地进行。
[0078]
另外，如图12所示，区域r
lmh
中的牺牲层110a的露出于开口mha的部分也被局部氧化，形成氧化硅等绝缘层110a_d。此外，如上所述，形成绝缘层111_d及绝缘层112_d的氧化反应相对高速地进行。因此，因为氧化步骤完成所需要的时间相对较短，所以绝缘层110a_d形成得相对较薄。
[0079]
接下来，例如如图13所示，在开口mha的内部形成非晶硅等牺牲层120a
′
，另外，将牺牲层120a
′
的上表面去除直到成为绝缘层151的上下表面之间的位置为止。所述步骤例如通过cvd及rie等进行。
[0080]
接下来，例如如图14所示，在加宽开口mha上端的开口部之后，将非晶硅等成膜，形成牺牲层120a
″
。所述步骤例如通过湿蚀刻及cvd等进行。
[0081]
接下来，例如如图15所示，将牺牲层120a
″
的上表面位置去除直到成为与绝缘层151的上表面位置相同的位置为止，形成牺牲层120a。所述步骤例如通过rie等进行。
[0082]
接下来，例如如图16所示，在绝缘层151上，交替形成多个牺牲层110a及多个绝缘层101。所述步骤例如通过cvd等方法进行。
[0083]
接下来，例如如图17所示，在与半导体区域120u对应的位置，形成多个开口mhb。开口mhb在z方向延伸，贯通多个牺牲层110a及多个绝缘层101，使牺牲层120a露出。所述步骤例如通过rie等方法进行。
[0084]
接下来，例如如图18所示，去除牺牲层120a，形成开口mhc。所述步骤例如通过湿蚀刻等方法进行。此外，半导体层111及半导体层112包含与牺牲层120a所包含的元素相同的元素也就是硅(si)等。然而，关于半导体层111及半导体层112，绝缘层111_d及绝缘层112_d成为蚀刻终止层，使得它们受到保护。因此，在所述步骤中不蚀刻半导体层111及半导体层112。
[0085]
接下来，例如如图19所示，在开口mhc中，去除牺牲层110a的一部分。由此，牺牲层110a在x方向及y方向上的开口宽度相对于绝缘层101的开口宽度加宽特定量。所述步骤例如通过使用磷酸等的湿蚀刻等进行。
[0086]
此外，所述步骤中，区域r
lmh
中，在蚀刻包含氮化硅等的牺牲层110a之前，蚀刻氧化硅等绝缘层110a_d(图12)。因为所述步骤使用磷酸等，所以氧化硅等的蚀刻需要相对较长时间，但是如上所述，因为本实施方式的绝缘层110a_d的厚度相对较小，所以在相对较短时间内进行所述蚀刻。因此，在所述步骤中，区域r
umh
的牺牲层110a后退的宽度d
u1
、与区域r
lmh
的牺牲层110a后退的宽度d
l1
为相同程度。
[0087]
接下来，例如如图20所示，在最上层的绝缘层101的上表面及开口mhc的内周面，形成栅极绝缘膜130、半导体层120及绝缘层125，形成存储器孔mh。在形成半导体层120时，通过例如cvd等进行成膜，在存储器孔mh的内部，形成非晶硅膜。另外，例如通过退火处理等，将所述非晶硅膜的结晶构造改质。
[0088]
接下来，例如如图21所示，去除绝缘层125、半导体层120的一部分直到半导体层120等的上表面成为最上层的绝缘层101的上下面之间的位置为止。所述步骤例如通过rie
等方法进行。
[0089]
接下来，例如如图22所示，在存储器孔mh的上端附近，形成半导体层121a。半导体层121a包含例如含有磷(p)等n型杂质的非晶硅。所述步骤例如通过cvd等方法进行。
[0090]
接下来，例如如图23所示，在存储器孔mh的上端附近形成半导体层120的杂质区域121。在所述步骤中，例如通过rie等方法去除半导体层121a的一部分使得位于最上层的绝缘层101露出。
[0091]
接下来，例如如图24所示，形成沟槽sta
′
。沟槽sta
′
在z方向及x方向延伸，沿y方向分断多个绝缘层101及牺牲层110a，使半导体层111露出。所述步骤例如通过rie等方法进行。另外，通过cvd等方法在所述沟槽sta
′
的内部形成氧化硅等绝缘层161、及非晶硅等半导体层162。
[0092]
接下来，例如如图25所示，形成沟槽sta。沟槽sta通过从沟槽sta
′
的底面进一步沿y方向分断半导体层162、绝缘层161、半导体层111、及牺牲层113c、113b、113a，使半导体层112露出而形成。所述步骤例如通过rie等进行。另外，将沟槽sta的y方向的侧面的半导体层162、及露出于底面的半导体层112的一部分氧化，分别形成氧化硅等绝缘层163、及绝缘层164。所述步骤例如通过热氧化等进行。
[0093]
接下来，例如如图26所示，经由沟槽sta，去除牺牲层113b，接着去除牺牲层113a、113c、及栅极绝缘膜130的一部分形成空腔cav1，使得半导体层120的一部分露出。所述步骤例如通过湿蚀刻等方法进行。
[0094]
接下来，例如如图27所示，经由沟槽sta，在存在空腔cav1的场所形成半导体层113。所述步骤例如通过外延生长等方法进行。另外，去除沟槽sta的y方向侧面中的半导体层162及绝缘层161。所述步骤例如通过湿蚀刻等方法进行。
[0095]
接下来，例如如图28所示，经由沟槽sta去除牺牲层110a，形成多个空腔cav2。由此，形成包含沿z方向配设的多个绝缘层101、与支撑所述绝缘层101的存储器孔mh内的构造(半导体层120、栅极绝缘膜130及绝缘层125)的中空构造。所述步骤例如通过湿蚀刻等方法进行。
[0096]
接下来，例如如图29所示，在空腔cav2内形成导电层110。所述步骤例如通过cvd等方法进行。
[0097]
接下来，在沟槽sta内形成块间构造st，形成连接于杂质区域121的接点ch、及串单元间绝缘层she等，形成参考图5所说明的构造。
[0098]
[比较例]
[0099]
接下来，参考图30～图32，对比较例的半导体存储装置进行说明。图30是用来对比较例的半导体存储装置进行说明的示意性剖视图。图31及图32是用来对比较例的半导体存储装置的制造方法进行说明的示意性剖视图。
[0100]
在制造比较例的半导体存储装置时，不进行参考图9及图10说明的对开口mha注入离子的步骤。因此，比较例的半导体存储装置与第1实施方式的半导体存储装置(图5)不同，在半导体层111及半导体层112中，不包含区域111_c及区域112_c(图30)。
[0101]
另外，在制造比较例的半导体存储装置时，在与图11及图12对应的氧化步骤中，如图31所示，在半导体层111及半导体层112的露出于开口mha的部分，分别形成氧化硅等的绝缘层111_dx及绝缘层112_dx。在形成所述绝缘层111_dx及绝缘层112_dx时，因为半导体层
111及半导体层112不包含区域111_c及区域112_c这种发生较多结晶缺陷的区域，所以氧化反应的进行相对较为低速。因此，在与参考图18说明的步骤对应的步骤中，为了形成作为蚀刻终止层需要的厚度的绝缘层111_dx、112_dx，需要相对较长的时间。
[0102]
这里，如图31的区域r
lmh
所示，在形成绝缘层111_dx及绝缘层112_dx的步骤中，牺牲层110a的露出于开口mha的部分也被局部氧化，而形成氧化硅等绝缘层110a_dx。如上所述，在制造比较例的半导体存储装置时，因为在与图11及图12对应的氧化步骤上需要相对较长的时间，所以与第1实施方式的半导体存储装置的绝缘层110a_d(图12)相比，较厚地形成绝缘层110a_dx的厚度。
[0103]
另外，在制造比较例的半导体存储装置时，在与图19对应的步骤时，存储器单元阵列层l
mca1
中，在蚀刻牺牲层110a之前蚀刻绝缘层110a_dx(图31)。这时，因为绝缘层110a_dx的厚度相对较厚，所以为了去除绝缘层110a_dx需要相对较长的时间。因此，在这期间，在存储器单元阵列层l
mca2
中，进一步进行牺牲层110a的蚀刻。因此，在所述步骤中，如图32所示，存储器单元阵列层l
mca2
的牺牲层110a后退的宽度d
ux
大于存储器单元阵列层l
mca1
的牺牲层110a后退的宽度d
lx
。
[0104]
在这种情况下，在存储器单元阵列层l
mca1
与存储器单元阵列层l
mca2
之间，作为最终构造的存储器单元mc的构造差异较大，有时会造成存储器单元mc的特性不均较大。
[0105]
[第1实施方式的效果]
[0106]
如参考图9及图10说明，通过进行对开口mha注入离子的步骤，形成区域111_c及区域112_c，而能够相对高速地进行参考图11及12说明的氧化步骤。因此，能够将由所述步骤同时形成的存储器单元阵列层l
mca1
中的牺牲层110a侧壁部的绝缘层110a_d的厚度抑制得较薄。
[0107]
由此，在参考图19说明的牺牲层110a的蚀刻步骤中，在存储器单元阵列层l
mca1
与存储器单元阵列层l
mca2
之间，能够将牺牲层110a的后退量设为相同程度。由此，能够较好地制造特性均一的存储器单元mc。
[0108]
[第2实施方式]
[0109]
接下来，参考图33，对第2实施方式的半导体存储装置进行说明。图33是用来对第2实施方式的半导体存储装置进行说明的示意性剖视图。
[0110]
第2实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。但是，第2实施方式的半导体存储装置在半导体层111的上层及下层具备半导体层111_2a及半导体层111_2b，并且在半导体层112的上层具备半导体层112_2a。半导体层111_2a、111_2b、112_2a包含例如磷(p)、砷(as)、碳(c)、及氩(ar)中的至少1个元素。半导体层111_2a、111_2b、112_2a中的所述元素的含有浓度大于半导体层111、112中的区域111_c、112_c以外的区域的所述元素的含有浓度。
[0111]
[制造方法]
[0112]
接下来，参考图34～图37，对第2实施方式的半导体存储装置的制造方法进行说明。图34及图35是用来对所述制造方法进行说明的示意性剖视图，表示与图33对应的剖面。图36及图37是用来对所述制造方法进行说明的示意性剖视图，且是将图35所示的区域r
sl
放大的图。
[0113]
第2实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地
制造。
[0114]
然而，在制造第2实施方式的半导体存储装置时，在与图7对应的步骤中，如图34所示，在半导体层112的上层形成半导体层112_2a，在半导体层111的上层及下层形成半导体层111_2a及半导体层111_2b。
[0115]
另外，在与图9及图10对应的离子注入步骤中，如图35及图36所示，在开口mha的内部，形成包含磷(p)、砷(as)、碳(c)、及氩(ar)等杂质的区域111_c及区域112_c。通过所述步骤，半导体层111的上表面、下表面、及开口mha侧的侧面由例如包含磷(p)、砷(as)、碳(c)、及氩(ar)中的至少1个元素的区域也就是半导体层111_2a、111_2b、及区域111_2c包围。另外，半导体层112的上表面及开口mha侧的侧面也由同样的区域也就是半导体层112_2a及区域112_c包围。
[0116]
另外，在与图11及图12对应的氧化步骤中，如图37所示，在半导体层111及半导体层112中露出于开口mha的部分(区域111_c及区域112_c)，分别形成氧化硅等绝缘层111_2d及绝缘层112_2d。
[0117]
此外，如上所述，在包含较多结晶缺陷的区域111_c及区域112_c中，相对高速地推行氧化。此外，在半导体层111_2a、111_2b、112_2a这种杂质浓度较高的区域中，也相对高速地推行氧化。因此，在接近半导体层111_2a、111_2b、112_2a的位置，氧化行进到距开口mha相对较远的区域为止。
[0118]
[第2实施方式的效果]
[0119]
已知如图33所示的区域r
cor
这种相当于半导体层“角部”的位置在氧化步骤中，由于响应硅成为氧化硅时的体积膨胀而发生的应力，氧化速度相对较低。因此，有为了形成具有保护“角部”需要的厚度的绝缘层111_2d、112_2d，而需要较长的氧化步骤时间的情况。
[0120]
因此，在本实施方式中，除通过离子注入形成的区域111_c、112_c以外，对包围半导体层的“角部”的位置设置高浓度杂质层也就是半导体层111_2a、111_2b、112_2a。在包含高浓度杂质的半导体层中，由于包含较多结晶缺陷等原因，与通过离子注入步骤形成的区域111_c、112_c同样，氧化速度增加。因此，通过由区域111_c、112_c及半导体层111_2a、111_2b、112_2a包围“角部”，即使在氧化反应相对较慢的“角部”中，也能够相对高速地形成具有特定厚度的绝缘层111_2d、112_2d。
[0121]
由此，与第1实施方式同样，能够将由氧化步骤同时形成的存储器单元阵列层l
mca1
的牺牲层110a侧壁部的绝缘层110a_d的厚度抑制得相对较薄。因此，在参考图19说明的使牺牲层110a后退的蚀刻步骤中，在存储器单元阵列层l
mca1
与存储器单元阵列层l
mca2
之间，能够将后退量设为相同程度，能够较好地制造特性均一的存储器单元mc。
[0122]
[第3实施方式]
[0123]
接下来，参考图38，对第3实施方式的半导体存储装置进行说明。图38是用来对第3实施方式的半导体存储装置进行说明的示意性剖视图。
[0124]
第3实施方式的半导体存储装置基本上与第2实施方式的半导体存储装置同样地构成。但是，第3实施方式的半导体存储装置在半导体层111_2a的下层具备扩散抑制层111_3a，在半导体层111_2b的上层具备扩散抑制层111_3b，在半导体层112_2a的下层具备扩散抑制层112_3a。扩散抑制层111_3a、111_3b、112_3a是例如包含碳(c)的层、或以高浓度包含碳的半导体层等。扩散抑制层111_3a、111_3b、112_3a的碳浓度大于半导体层111、112的碳
浓度。
[0125]
[制造方法]
[0126]
接下来，参考图39，对第3实施方式的半导体存储装置的制造方法进行说明。图39是用来对所述制造方法进行说明的示意性剖视图，表示出与图38对应的剖面。
[0127]
第3实施方式的半导体存储装置基本上与第2实施方式的半导体存储装置同样地制造。然而，制造第3实施方式的半导体存储装置时，在与图34对应的步骤中，如图39所示，在半导体层112_2a的下层形成扩散抑制层112_3a，在半导体层111_2b的上层形成扩散抑制层111_3b，在半导体层111_2a的下层形成扩散抑制层111_3a。
[0128]
[第3实施方式的效果]
[0129]
在半导体层111_2a、111_2b、112_2a以高浓度包含例如磷(p)、砷(as)、碳(c)、及氩(ar)中的至少1个元素的情况下，所述元素会因制造步骤中的各种热步骤等而扩散到半导体层111、112，从而担心如在第2实施方式中说明的提高氧化速度的效果下降。
[0130]
因此，如本实施方式这样，通过将扩散抑制层111_3a、111_3b、112_3a设置在半导体层111_2a、111_2b、112_2a的上表面或下表面，能够抑制杂质从半导体层111_2a、111_2b、112_2a扩散到半导体层111、112。
[0131]
[其它]
[0132]
虽已说明本发明的若干个实施方式，但所述实施方式是作为例而提示的，并非意在限定发明的范围。所述新颖的实施方式能够以其它各种方式实施，在不脱离发明主旨的范围内，能够进行各种省略、置换、变更。所述实施方式或其变化包含在发明范围或主旨内，同时包含在权利要求书所记载的发明与其均等的范围内。
[0133]
[符号的说明]
[0134]
mca：存储器单元阵列
[0135]
blk：存储器块
[0136]
su：串单元
[0137]
110：导电层
[0138]
120：半导体层
[0139]
130：栅极绝缘膜。