半导体器件及其制造方法与流程

1.本发明涉及半导体技术领域，特别涉及一种半导体器件及其制造方法。


背景技术：

2.目前，在半导体器件的制造过程中，导电插塞作为器件有源区与外界电路之间连接的通道，在器件结构组成中具有重要的作用。现有技术中，经常出现导电插塞导电性能不佳的问题，由此也降低了半导体器件的性能。因此，如何提高导电插塞的导电性能，成了本领域技术人员亟待解决的一个技术难题。


技术实现要素：

3.本发明的目的在于提供一种半导体器件及其制造方法，以解决现有技术中容易出现导电插塞导电性能不佳的问题。
4.为了实现上述目的，本发明提供了一种半导体器件的制造方法，所述半导体器件的制造方法包括：提供半导体基底，所述半导体基底包括：半导体衬底，所述半导体衬底上形成有栅极结构，所述半导体衬底中形成有源漏结构；覆盖所述栅极结构和所述半导体衬底的第一介质层；以及，覆盖所述第一介质层的第二介质层；对所述第二介质层执行第一刻蚀工艺，以形成接触孔，所述接触孔暴露出所述第一介质层；对所述接触孔中的所述第一介质层执行第二刻蚀工艺，以去除部分厚度的所述第一介质层；对所述接触孔中的所述第一介质层执行第三刻蚀工艺，以扩大所述接触孔的底部并露出所述源漏结构；以及，在所述接触孔中形成导电插塞。
5.可选的，在所述的半导体器件的制造方法中，所述第一介质层包括氮化硅层。
6.可选的，在所述的半导体器件的制造方法中，所述第二刻蚀工艺和所述第三刻蚀工艺均采用等离子体刻蚀工艺，在所述第二刻蚀工艺中，源功率与偏置功率的比值介于1.5~3.5之间；在所述第三刻蚀工艺中，源功率与偏置功率的比值介于0.1~0.8之间。
7.可选的，在所述的半导体器件的制造方法中，在所述第二刻蚀工艺和所述第三刻蚀工艺中，所采用的刻蚀气体均包括二氟甲烷、氧气和氩气。
8.可选的，在所述的半导体器件的制造方法中，所述第三刻蚀工艺中氩气的流量大于所述第二刻蚀工艺中氩气的流量。
9.可选的，在所述的半导体器件的制造方法中，所述第二介质层包括覆盖所述第一介质层的正硅酸乙酯层。
10.可选的，在所述的半导体器件的制造方法中，所述第一刻蚀工艺采用等离子体刻蚀工艺，在所述第一刻蚀工艺中，所采用的刻蚀气体包括全氟丁二烯、氧气和氩气。
11.可选的，在所述的半导体器件的制造方法中，所述接触孔包括第一接触孔部以及位于所述第一接触孔部上的第二接触孔部，其中，所述第二接触孔部的侧壁与竖直方向的夹角介于0
°
~5
°
，所述第一接触孔部的侧壁与竖直方向的夹角介于0
°
~10
°
。
12.可选的，在所述的半导体器件的制造方法中，所述导电插塞的材质为金属。
13.本发明还提供一种半导体器件，所述半导体器件包括：半导体衬底，所述半导体衬底上形成有栅极结构，所述半导体衬底中形成有源漏结构；覆盖所述栅极结构和所述半导体衬底的第一介质层；覆盖所述第一介质层的第二介质层；位于所述第二介质层和所述第一介质层中的接触孔，所述接触孔的底部经过了扩大处理并露出所述源漏结构；以及，位于所述接触孔中的导电插塞。
14.发明人研究发现，现有技术中经常出现导电插塞性能不佳的原因在于，在形成接触孔时，由于套刻偏移，使得暴露出来的膜层分布不均，由此在执行刻蚀工艺以形成接触孔时，不同位置的刻蚀速率不同，从而导致所形成的接触孔形貌不佳。主要的，导致所形成的接触孔发生底部缩口现象。由此，使得所形成的导电插塞与源漏结构接触不良或者使得所形成的导电插塞阻值偏大，从而产生导电插塞导电性能不佳。
15.在本发明提供的半导体器件及其制造方法中，在形成接触孔的过程中，先对第二介质层执行第一刻蚀工艺以暴露出第一介质层，接着对所述第一介质层执行两步刻蚀工艺，包括：执行第二刻蚀工艺以去除部分厚度的所述第一介质层以及执行第三刻蚀工艺以扩大所形成的接触孔的底部。由此，特别扩大了所形成的接触孔的底部尺寸，极大地提高了所形成的接触孔的形貌，从而使得形成于所述接触孔中的导电插塞阻值较小和/或提高与源漏结构的接触性能，由此也便提高了整个半导体器件的性能。
附图说明
16.图1是本发明实施例的半导体器件的制造方法的流程示意图。
17.图2是执行本发明实施例的半导体器件的制造方法之提供半导体基底所形成的器件结构的剖面示意图。
18.图3是执行本发明实施例的半导体器件的制造方法之执行第一刻蚀工艺所形成的器件结构的剖面示意图。
19.图4是执行本发明实施例的半导体器件的制造方法之执行第二刻蚀工艺所形成的器件结构的剖面示意图。
20.图5是执行本发明实施例的半导体器件的制造方法之执行第三刻蚀工艺所形成的器件结构的剖面示意图。
21.图6是执行本发明实施例的半导体器件的制造方法之执行灰化工艺所形成的器件结构的剖面示意图。
22.其中，附图标记说明如下：100-半导体基底；101-半导体衬底；102-栅极结构；1020-栅介质层；1021-栅极；1022-栅极金属硅化物层；103-侧墙结构；104-源漏结构；1040-源漏区；1041-源漏金属硅化
物层；105-第一介质层；106-第二介质层；107-无定形碳层；108-氮氧化硅层；109-氧化硅层；110-抗反射层；111-光阻层；112-第一开口；113-第二开口；114-接触孔；1140-第一接触孔部；1141-第二接触孔部；115-导电插塞。
具体实施方式
23.以下结合附图和具体实施例对本发明提出的半导体器件及其制造方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。特别的，在发明的不同图示中，有时候为了突出重点或者为了示例清晰，往往采用了不同的图示比例。
24.本发明使用的术语仅仅是出于描述特定实施方式的目的，而非旨在限制本发明。除非本技术文件中另作定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”或者“若干”表示两个及两个以上。除非另行指出，“上”、“下”、“上部”和/或“下部”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。在本发明说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
25.本发明的核心思想在于，提供一种半导体器件及其制造方法，在形成接触孔的过程中，先对第二介质层执行第一刻蚀工艺以暴露出第一介质层，接着对所述第一介质层执行两步刻蚀工艺，包括：执行第二刻蚀工艺以去除部分厚度的所述第一介质层以及执行第三刻蚀工艺以扩大所形成的接触孔的底部。由此，特别扩大了所形成的接触孔的底部尺寸，极大地提高了所形成的接触孔的形貌，从而使得形成于所述接触孔中的导电插塞阻值较小和/或提高与源漏结构的接触性能，由此也便提高了整个半导体器件的性能。
26.具体的，请参考图1，其为本发明实施例的半导体器件的制造方法的流程示意图。如图1所示，所述半导体器件的制造方法具体包括如下步骤：步骤s10：提供半导体基底，所述半导体基底包括：半导体衬底，所述半导体衬底上形成有栅极结构，所述半导体衬底中形成有源漏结构；覆盖所述栅极结构和所述半导体衬底的第一介质层；以及，覆盖所述第一介质层的第二介质层；步骤s11：对所述第二介质层执行第一刻蚀工艺，以形成接触孔，所述接触孔暴露出所述第一介质层；步骤s12：对所述接触孔中的所述第一介质层执行第二刻蚀工艺，以去除部分厚度的所述第一介质层；步骤s13：对所述接触孔中的所述第一介质层执行第三刻蚀工艺，以扩大所述接触
孔的底部并露出所述源漏结构；以及，步骤s14：在所述接触孔中形成导电插塞。
27.接下去将结合执行本发明实施例的半导体器件的制造方法所形成的器件结构的剖面示意图以进一步描述本发明提出的半导体器件及其制造方法，具体的，请参考图2至图6。
28.如图2所示，提供半导体基底100，所述半导体基底100包括：半导体衬底101，所述半导体衬底101的材质可以为单晶硅（其可以是掺杂的单晶硅，也可以是未掺杂的单晶硅）、多晶硅、绝缘体上硅（soi）或者锗硅化合物等。在本技术实施例中，所述半导体衬底101的材质为轻掺杂的单晶硅。
29.所述半导体衬底101上形成有栅极结构102。具体的，请参考图2，在本技术实施例中，所述栅极结构102包括栅介质层1020以及位于所述栅介质层1020上的栅极1021。其中，所述栅介质层1020的材质可以为氧化硅，其可以通过对所述半导体衬底101执行氧化工艺形成，或者，通过化学气相沉积工艺或物理气相沉积工艺形成。所述栅极1021的材质可以为多晶硅或者金属等，其可以通过化学气相沉积工艺或物理气相沉积工艺形成。进一步的，所述栅极结构102还包括位于所述栅极1021上的栅极金属硅化物层1022，以提高所述栅极结构102与导电结构之间的电连接性能。
30.请继续参考图2，进一步的，所述栅极结构102两侧形成有侧墙结构103。所述侧墙结构103可以为单层结构，也可以为多层层叠结构。例如，在本技术实施例中，所述侧墙结构103为双层层叠结构，其包括一氧化硅层以及覆盖所述氧化硅层的一氮化硅层。
31.所述半导体衬底101中形成有源漏结构104，所述源漏结构104位于所述栅极结构102侧的所述半导体衬底101中。在本技术实施例中，所述源漏结构104包括源漏区1040以及位于所述源漏区1040上的源漏金属硅化物层1041，以提高所述源漏结构104与导电结构之间的电连接性能。
32.所述半导体衬底101上形成有第一介质层105，所述第一介质层105覆盖所述栅极结构102以及所述半导体衬底101。在本技术实施例中，所述第一介质层105为单层结构，包括一氮化硅层，其可以通过化学气相沉积工艺或物理气相沉积工艺形成。所述第一介质层105各处的膜层厚度较均匀，相应的，覆盖所述栅极结构102的所述第一介质层105的表面高于覆盖所述半导体衬底101的所述第一介质层105的表面。如图2所示，在本技术实施例中，所述第一介质层105的形貌基本以所述源漏结构104呈对称结构。自所述栅极结构102的表面至所述源漏结构104的表面，所述第一介质层105的表面呈现出由高到低逐渐下降的形态。
33.所述第一介质层105上形成有第二介质层106，在本技术实施例中，所述第二介质层106的表面呈一平面。具体的，可以先通过化学气相沉积工艺或物理气相沉积工艺形成所述第二介质层106，接着，通过化学机械研磨工艺平坦化所述第二介质层106的表面。所述第二介质层106的厚度呈非均匀分布，其中，对准所述源漏结构104的所述第二介质层106的厚度大于对准所述栅极结构102的所述第二介质层106的厚度。所述第二介质层106的形貌基本以所述源漏结构104呈对称结构。请继续参考图2，在本技术实施例中，所述第二介质层106具体包括覆盖所述第一介质层105的正硅酸乙酯层（teos）。
34.在本技术实施例中，进一步的，所述第二介质层106上还可以形成有覆盖所述第二
介质层106的无定形碳层107，覆盖所述无定形碳层107的氮氧化硅层108、覆盖所述氮氧化硅层108的氧化硅层109以及覆盖所述氧化硅层109的抗反射层110，通过这些膜层能够提高后续光刻工艺的质量与可靠性。
35.如图2所示，接着，在所述抗反射层110上形成光阻层111，并对所述光阻层111执行曝光和显影工艺，以在所述光阻层111中形成第一开口112，所述第一开口112暴露出部分所述抗反射层110的表面，所述第一开口112对准所述源漏结构104。为了提高后续刻蚀形成接触孔的质量与可靠性，在本技术实施例中，先通过所述第一开口112刻蚀所述抗反射层110、所述氧化硅层109、所述氮氧化硅层108以及所述无定形碳层107，并以图形化后的所述无定形碳层107作为掩膜以执行后续的刻蚀所述第二介质层106和所述第一介质层105的工艺。相应的，图形化后的所述无定形碳层107中形成有第二开口113，在此即所述第一开口112延伸贯穿所述抗反射层110、所述氧化硅层109、所述氮氧化硅层108以及所述无定形碳层107，从而在所述无定形碳层107中形成所述第二开口113。
36.发明人研究发现，在本步骤中，由于套刻偏移，所述第一开口112（相应的包括所述第二开口113）往往不能很好地对准所述源漏结构104，即所述第一开口112以及所述第二开口113和所述源漏结构104之间往往具有一些偏移，由此，所述第一开口112和所述第二开口113所对准的所述第二介质层106和所述第一介质层105的部分往往呈现出膜层分布不均的非对称结构。
37.例如，在图2所示出的结构中，靠近所述第二开口113（也即所述第一开口112）左侧的所述第二介质层106的厚度小于靠近所述第二开口113右侧的所述第二介质层106的厚度，同时，靠近所述第二开口113左侧的所述第一介质层105的厚度大于靠近所述第二开口113右侧的所述第一介质层105的厚度。
38.基于这一研究发现，发明人提出如下形成接触孔的方式。
39.在本技术实施例中，在对所述第二介质层106和所述第一介质层105执行刻蚀工艺以形成接触孔之前，先去除所述光阻层111、所述抗反射层110、所述氧化硅层109以及所述氮氧化硅层108，暴露出图形化后的所述无定形碳层107，并以具有第二开口113的图形化后的所述无定形碳层107作为掩膜，以对所述第二介质层106和所述第一介质层105执行刻蚀工艺。
40.具体的，如图3所示，在本技术实施例中，首先对所述第二介质层106执行第一刻蚀工艺，以在所述第二介质层106中形成接触孔114，在此也可以认为形成一初始接触孔，所述接触孔114暴露出所述第一介质层105。优选的，所述第一刻蚀工艺采用等离子体刻蚀工艺，在所述第一刻蚀工艺中，所采用的刻蚀气体包括全氟丁二烯（c4f6）、氧气（o2）和氩气（ar）。所述第一刻蚀工艺对所述第二介质层106具有较高的刻蚀选择比，更具体的，对所述正硅酸乙酯层具有较高的刻蚀选择比。在所述第一刻蚀工艺中，所述第二介质层106相对于所述第一介质层105的刻蚀选择比优选为5:1~50:1。
41.接着，如图4所示，对所述接触孔114中的所述第一介质层105执行第二刻蚀工艺，以去除部分厚度的所述第一介质层105。优选的，通过所述第二刻蚀工艺，去除的所述第一介质层105的厚度是所述第一介质层105的总厚度的20%~80%。在本技术实施例中，所述第二刻蚀工艺采用等离子体刻蚀工艺，在所述第二刻蚀工艺中，源功率与偏置功率的比值介于1.5~3.5之间，更优的，所述源功率与偏置功率的比值介于2.0~2.8之间。例如，所述源功率
为3000w，所述偏置功率为2000w；又如，所述源功率为4000w，所述偏置功率为1500w。在本技术实施例中，通过对于所述源功率与偏置功率的比值的设定，以更好地实现对于所述第一介质层105的刻蚀。
42.如图5所示，在本技术实施例中，接着，对所述接触孔114中的所述第一介质105层执行第三刻蚀工艺，以扩大所述接触孔114的底部并露出所述源漏结构104，在此具体暴露出所述源漏金属硅化物层1041。即在本技术实施例中，所形成的接触孔114特别经过了底部扩大处理，由此，扩大了所形成的接触孔114的底部尺寸，提高了所形成的接触孔114的形貌，从而使得后续形成于所述接触孔114中的导电插塞阻值较小和/或提高与源漏结构的接触性能，由此也便提高了整个半导体器件的性能。
43.具体的，所述第三刻蚀工艺采用等离子体刻蚀工艺，在所述第三刻蚀工艺中，源功率与偏置功率的比值介于0.1~0.8之间，更优的，所述源功率与偏置功率的比值介于0.3~0.6之间。例如，所述源功率为1000w，所述偏置功率为3000w；又如，所述源功率为800w，所述偏置功率为1200w。在本技术实施例中，通过对于所述源功率与偏置功率的比值的设定，以更好地实现对于刻蚀副产物的去除。
44.在本技术实施例中，通过对所述接触孔114中的所述第一介质层105执行第二刻蚀工艺，在所述第二刻蚀工艺中，源功率与偏置功率的比值介于1.5~3.5之间，以主要实现对于所述第一介质层105的刻蚀。通过对所述接触孔114中的所述第一介质层105执行第三刻蚀工艺，在所述第三刻蚀工艺中，源功率与偏置功率的比值介于0.1~0.8之间，以主要实现对于反应副产物的去除，并且同时刻蚀去除所述第一介质层105以暴露出所述源漏金属硅化物层1041。由此，通过对所述第一介质层105执行两道刻蚀工艺，特别的，两道刻蚀工艺中源功率与偏置功率的比值不同，从而实现较佳的刻蚀效果，提高了所形成的接触孔114的形貌。
45.优选的，在所述第二刻蚀工艺和所述第三刻蚀工艺中，所采用的刻蚀气体均包括二氟甲烷（ch2f2）、氧气（o2）和氩气（ar）。进一步的，所述第三刻蚀工艺中氩气的流量大于所述第二刻蚀工艺中氩气的流量，从而使得在所述第二刻蚀工艺中更好地去除所述第一介质层105，而在所述第三刻蚀工艺中更好地去除反应副产物。
46.通过所述第一刻蚀工艺、所述第二刻蚀工艺以及所述第三刻蚀工艺，在所述第二介质层106和所述第一介质层105中形成了接触孔114。请继续参考图5，在此，所形成的接触孔114包括第一接触孔部1140以及位于所述第一接触孔部1140上的第二接触孔部1141，其中，所述第二接触孔部1141的侧壁与竖直方向的夹角介于0
°
~5
°
（即所述第二接触孔部1141的侧壁（的延长线）与所述半导体衬底101的夹角介于85
°
~90
°
），所述第一接触孔部1140的侧壁与竖直方向的夹角介于0
°
~10
°
（即所述第一接触孔部1140的侧壁与所述半导体衬底101的夹角介于80
°
~90
°
）。通过本技术实施例所形成的接触孔114底部的尺寸往往仅略小于顶部的尺寸，其具有较佳的形貌，能够便于后续形成高质量的导电插塞。
47.请参考图6，在本技术实施例中，接着对所述无定形碳层107执行灰化工艺，以去除所述无定形碳层107。同时，通过所述灰化工艺，能够进一步改善所述接触孔114的形貌，进一步清除刻蚀所述第二介质层106和所述第一介质层105的过程中残留的副产物，使得所述接触孔114的侧壁更加平坦。
48.接着，在所述接触孔114中填充金属形成导电插塞115，所述导电插塞115的材质例
如可以为钨、铜等。在本技术实施例中，由于所形成的接触孔114底部的尺寸往往仅略小于顶部的尺寸，首先能够便于金属的填充，从而形成高质量的导电插塞115；其次，也能够使得所述导电插塞115的截面尺寸符合要求，从而能够得到阻值较小的导电插塞115，同时，由于所形成的导电插塞115的高质量以及较大的截面尺寸，其能够提高与所述源漏结构104的接触性能。
49.综上，便可得到一具有高导电性能的半导体器件，如图6所示，所述半导体器件包括：半导体衬底101，所述半导体衬底101上形成有栅极结构102，所述半导体衬底101中形成有源漏结构104；覆盖所述栅极结构102和所述半导体衬底101的第一介质层105；覆盖所述第一介质层105的第二介质层106；位于所述第二介质层106和所述第一介质层105中的接触孔114，所述接触孔114的底部经过了扩大处理并露出所述源漏结构104；以及，位于所述接触孔114中的导电插塞115。在本技术实施例中，所述接触孔114包括第一接触孔部1140以及位于所述第一接触孔部1140上的第二接触孔部1141，其中，所述第二接触孔部1141的侧壁与竖直方向的夹角介于0
°
~5
°
，所述第一接触孔部1140的侧壁与竖直方向的夹角介于0
°
~10
°
。由于提高了所形成的接触孔114的形貌，扩大了所形成的接触孔114的底部尺寸，从而使得形成于所述接触孔114中的导电插塞115阻值较小和/或提高与源漏结构104的接触性能，由此也便提高了整个半导体器件的性能。
50.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。