一种双向TVS器件及其制备方法与流程

一种双向tvs器件及其制备方法
技术领域
1.本发明涉及半导体技术领域，特别涉及一种双向tvs器件及其制备方法。


背景技术：

2.瞬间电压抑制(transient voltage suppressor，tvs)器件或静电 (electro-static discharge，esd)保护器件是一种电压钳位型过压保护器件，用于保护电子设备免受瞬态高能量的冲击而损坏，能以皮秒级的速度将其两极间的高阻抗变成低阻抗，吸收高达数千瓦的浪涌功率，从而避免电子设备损坏。
3.传统的tvs器件基本都是稳压管类型的结构，制造工艺比较简单，一般是在p 衬底/n 衬底上通过异型掺杂直接形成pn结。传统的tvs 器件主要应用在消费类电子产品(例如手机，电脑，数码相机等)中的电源、开关、音频的端口，这是由于此类端口速度较慢，对tvs器件的电容要求不高，一般在20pf以上。但对于高速通信端口(例如usb3.0 端口、displayport端口、sata3.0端口、hdmi2.0端口)的保护，传统的tvs器件则不适合，这是由于高速通信具有极高的数据传输率，例如工业自动化网数据传输率大于480m/s，有些高速数据传输率达到10g/s 以上，这就要求线路保护的tvs器件电容极低，不能大于1.0pf，否则会导致数据传输时被丢失，不能使电路正常工作。同时对esd能力要求极高，不能低于12kv。
4.另一种tvs器件采用可控硅整流器(silicon controlled rectifiers， scr)结构，scr结构虽然具有电流泄放效率高、自身抗静电能力强、静态漏电低、寄生电容小的优点，但其触发电压高、开启速度慢，维持电压(vh)只有1～2v，低于被保护器件的工作电压易造成闩锁问题，导致其不适合应用在电源保护电路。电源保护电路的工作电压一般在5v 左右，故不能采用具有大回滞的scr器件。因此必须要开发新型的超低电容tvs器件，既要满足高速通信端口寄生电容小的要求，也要满足电源保护电路钳位电压低、峰值电流i
pp
高、esd能力高和维持电压(vh) 大于工作电压的要求。


技术实现要素：

5.鉴于上述问题，本发明的目的在于提供一种双向tvs器件及其制备方法，具有钳位电压低、i
pp
高、esd能力高以及维持电压大于工作电压的优点。
6.本发明第一方面提供一种双向tvs器件，包括：
7.第一掺杂类型的衬底；
8.位于所述衬底上的第二掺杂类型的外延层，其中，第二掺杂类型和第一掺杂类型相反；
9.隔离结构，从所述外延层的表面延伸至所述衬底中，在所述外延层中限定出相互隔离的第一区域、第二区域、第三区域、第四区域以及第五区域；其中，在第一区域、第二区域、第三区域、第四区域内分别形成第一二极管、第二二极管、第三二极管以及第四二极管，在第五区域内形成三极管；以及
10.金属互连结构，将第一二极管和第三二极管的负极连接在所述三极管的第一电
位，将第二二极管和第四二极管的正极连接在所述三极管的第二电位。
11.优选地，所述第一二极管的正极和所述第二二极管的负极连接至第一通道；所述第一二极管的负极、第三二极管的负极、三极管的集电极连接至电源端；所述第二二极管的正极、所述三极管的发射极以及所述第四二极管的正极接地；所述第三二极管的正极和所述第四二极管的负极连接至第二通道。
12.优选地，还包括：
13.阱区，位于所述第五区域的外延层中，所述阱区具有第一掺杂类型；
14.第一掺杂类型的第一掺杂区，位于第一区域、第二区域、第三区域以及第四区域的外延层中；以及
15.第二掺杂类型的第二掺杂区，位于第一区域、第二区域、第三区域、第四区域的外延层中以及第五区域的阱区内；
16.在第一区域、第二区域、第三区域、第四区域内，第一掺杂区、第二掺杂区以及外延层分别构成第一二极管、第二二极管、第三二极管以及第四二极管；在第五区域内，第二掺杂区以及阱区构成三极管。
17.优选地，第一掺杂类型的第一掺杂区还位于第五区域的阱区内，第五区域内的第一掺杂区与形成三极管发射极的第二掺杂区短接，以在第五区域内形成基极与发射极短接的三极管。
18.优选地，在第一区域、第二区域、第三区域、第四区域内，还包括阱区，所述阱区位于所述外延层中，所述第一掺杂区位于所述阱区内，所述第二掺杂区位于所述阱区外。
19.优选地，包括隔离层，所述隔离层位于所述衬底和所述外延层之间，所述隔离结构从所述外延层的表面贯穿所述外延层和所述隔离层并延伸至所述衬底中。
20.优选地，所述隔离层为本征半导体层或者绝缘层。
21.优选地，所述第一掺杂区包括：
22.第一掺杂类型的注入区；和/或
23.填充有第一掺杂类型的半导体材料的深槽；
24.所述第二掺杂区包括：
25.第二掺杂类型的注入区；和/或
26.填充有第二掺杂类型的半导体材料的深槽。
27.优选地，所述第一掺杂区和所述第二掺杂区的宽度为1.5um～20um，结深为0.3um～2um。
28.优选地，所述第一掺杂区和所述第二掺杂区的顶部的宽度为 1um～3um；深度为2um～6um。
29.优选地，在第一区域、第二区域、第三区域以及第四区域内，第一掺杂区与第二掺杂区交替排列。
30.优选地，在第五区域内，所述第一掺杂区、第二掺杂区的俯视形状为条形、矩形、回字形、圆环形中的一种或其组合。
31.优选地，所述第一区域、第二区域、第三区域以及第四区域呈矩阵排列，所述第五区域位于所述矩阵的中心区域。
32.优选地，所述第三二极管和所述第二二极管的面积和结构完全相同，所述第四二
极管与所述一二级管的面积和结构完全相同。
33.本发明第二方面提供一种双向tvs器件的制备方法，包括：
34.在第一掺杂类型的衬底上形成第二掺杂类型的外延层，其中，第二掺杂类型和第一掺杂类型相反；
35.形成隔离结构，所述隔离结构从所述外延层的表面延伸至所述衬底中，在所述外延层中限定出相互隔离的第一区域、第二区域、第三区域、第四区域以及第五区域；其中，在第一区域、第二区域、第三区域、第四区域内分别形成第一二极管、第二二极管、第三二极管以及第四二极管，在第五区域内形成三极管；以及
36.形成金属互连结构，所述金属互连结构将第一二极管和第三二极管的负极连接在所述三极管的第一电位，将第二二极管和第四二极管的正极连接在所述三极管的第二电位。
37.优选地，所述第一二极管的正极和所述第二二极管的负极连接至第一通道；所述第一二极管的负极、第三二极管的负极、三极管的集电极连接至电源端；所述第二二极管的正极、所述三极管的发射极以及所述第四二极管的正极接地；所述第三二极管的正极和所述第四二极管的负极连接至第二通道。
38.优选地，在形成所述隔离结构之前或者之后，还包括：
39.在所述第五区域的外延层中形成阱区，所述阱区具有第一掺杂类型；
40.在第一区域、第二区域、第三区域、第四区域的外延层中形成第一掺杂类型的第一掺杂区；以及
41.在第一区域、第二区域、第三区域、第四区域的外延层中以及第五区域的阱区内形成第二掺杂类型的第二掺杂区；
42.在第一区域、第二区域、第三区域、第四区域内，第一掺杂区、第二掺杂区以及外延层分别构成第一二极管、第二二极管、第三二极管以及第四二极管；在第五区域内，第二掺杂区以及阱区构成三极管。
43.优选地，在形成所述隔离结构之前或者之后，还包括：在第五区域内形成第一掺杂类型的第一掺杂区，第五区域内的第一掺杂区与形成三极管发射极的第二掺杂区短接，以在第五区域内形成基极与发射极短接的三极管。
44.优选地，在形成所述隔离结构之前或者之后，还包括：在第一区域、第二区域、第三区域、第四区域内，在所述外延层中形成阱区，所述第一掺杂区位于所述阱区内，所述第二掺杂区位于所述阱区外。
45.优选地，形成所述外延层之前，还包括：在所述衬底上形成隔离层，所述隔离结构从所述外延层的表面贯穿所述外延层和所述隔离层并延伸至所述衬底中。
46.优选地，所述隔离层为本征半导体层或者绝缘层。
47.优选地，所述第一掺杂区包括：
48.第一掺杂类型的注入区；和/或
49.填充有第一掺杂类型的半导体材料的深槽；
50.所述第二掺杂区包括：
51.第二掺杂类型的注入区；和/或
52.填充有第二掺杂类型的半导体材料的深槽。
53.优选地，通过离子注入形第一掺杂类型的注入区或第二掺杂类型的注入区。
54.优选地，形成填充有第一掺杂类型的半导体材料或第二掺杂类型的半导体材料的深槽的方法包括：
55.形成深槽，所述深槽从所述外延层的表面延伸至所述外延层内部；以及
56.在所述深槽内填充第一掺杂类型的半导体材料或第二掺杂类型的半导体材料，形成第一掺杂区或第二掺杂区。
57.优选地，所述第一掺杂类型的半导体材料为掺硼的多晶硅；掺杂浓度为1e17～1e20 cm-3；所述第二掺杂类型的半导体材料为掺磷的多晶硅，掺杂浓度为1e17～1e20 cm-3。
58.优选地，所述第一掺杂区和所述第二掺杂区的宽度为1.5um～20um，结深为0.3um～2um。
59.优选地，所述第一掺杂区和所述第二掺杂区的顶部的宽度为 1um～3um；深度为2um～6um。
60.优选地，在第一区域、第二区域、第三区域以及第四区域内，第一掺杂区与第二掺杂区交替排列。
61.优选地，在第五区域内，所述第一掺杂区、第二掺杂区的俯视形状为条形、矩形、回字形、圆环形中的一种或其组合。
62.优选地，所述第一区域、第二区域、第三区域以及第四区域呈矩阵排列，所述第五区域位于所述矩阵的中心区域。
63.优选地，所述第三二极管和所述第二二极管的面积和结构完全相同，所述第四二极管与所述一二级管的面积和结构完全相同。
64.本发明提供的双向tvs器件及其制备方法，采用二极管与稳压三极管集成为一个双向tvs器件，将二极管的电容小、三极管的基极与发射极短接具有snapback效应的优点集成到一起，能够兼顾二极管以及三极管的优势，具有电容小、残压低、电压合适的特点。
65.在优选地实施例中，基极与发射极短接的三极管构成所述双向tvs 器件的稳压管部分，与现有技术中的双向tvs器件相比，具有snapback 特性。
66.可选的，三极管构成所述双向tvs器件的稳压管部分，所述三极管的基极开路，空穴不能够通过基极流出，三极管的基极与发射极形成的 pn结具有较小的开启时的电流，一般为ua级别。
67.进一步地，通过调整第五区域内第二掺杂区之间的间距(三极管的集电极和发射极之间的间距，即三极管的基区宽度)以及第二掺杂区和阱区的注入剂量即可调整击穿电压和负阻的大小，最终使所述双向tvs 器件的维持电压大于工作电压，这样既不会造成闩锁问题，也能够使其在大电流条件下钳位电压更低，功耗会更小。
68.进一步地，由于第一二极管与第三二极管完全相同，第二二极管与二极管与完全相同，且共用三极管，双向tvs器件的正反向击穿电压相等，正反向击穿电压一致性好。
69.在优选地实施例中，所述隔离层为本征半导体层，通过在所述衬底以及所述外延层之间设置隔本征半导体层，使得所述衬底、所述隔离层以及所述外延层构成纵向的pin结，相对于pn结，pin结能够显著降低载流子浓度，进而降低电容。
70.在优选地实施例中，所述隔离层为绝缘层，以使得所述tvs器件形成绝缘体上硅
(soi，silicon on insulator)结构，不同区域内的器件与器件之间由绝缘性能好的隔离层隔开，可以消除体硅寄生器件的开启，降低了衬底与外延层之间的寄生电容和漏电流，具有集成度高、抗辐射性能好的优点。
71.在优选地实施例中，采用深槽填充工艺形成所述三极管和/或二极管中的第一掺杂区和/或第二掺杂区，将电场从器件表面引入到外延层的内部，提升了器件的稳定性和抗浪涌能力。
72.进一步地，深槽结构的第一掺杂区和/或第二掺杂区使三极管和/或二极管具有更大的有效面积，能够显著提升抗浪涌的能力和降低钳位电压。
73.进一步地，三极管和/或二极管中的深槽结构的横向扩散小，相同的面积下，能够做更多的最小重复单元，提升了单位面积电流密度，使器件的抗浪涌和防esd能力进一步提升。
74.进一步地，离子注入工艺受注入机台能力的限制，离子注入剂量最高只能在1.0e16 cm-2
，用深槽填充工艺形成所述三极管和/或二极管中的第一掺杂区和/或第二掺杂区，能够使第一掺杂区和第二掺杂区的掺杂浓度更高，能够提升三极管的发射效率和降低接触电阻，进而提升i
pp
能力和降低钳位电压。
75.在优选的实施例中，在第五区域内，第一掺杂区和第二掺杂区呈“回字型”排列，“回字形”排列的第二掺杂区构成三极管，电流可以通过内圈的集电极四周流入外圈的发射极，增加了周长面积比，提升了三极管电流的发射效率和抗浪涌能力。
76.在优选的实施例中，在第五区域内，第一掺杂区和第二掺杂区呈“圆环型”排列，“圆环型”排列的第二掺杂区构成三极管，电流可以通过内圈的集电极四周流入外圈的发射极，增加了周长面积比，提升了三极管电流的发射效率和抗浪涌能力，同时使电场分布更加圆滑。
附图说明
77.通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
78.图1示出了双向tvs器件正、反两个方向的电性i-v曲线；
79.图2示出了现有技术中第一种双向tvs器件的电路连接结构示意图；
80.图3示出了现有技术中第二种双向tvs器件的电路连接结构示意图；
81.图4示出了现有技术中第三种双向tvs器件的电路连接结构示意图；
82.图5示出了本发明第一实施例的双向tvs器件的截面图；
83.图6示出了本发明第一实施例的双向tvs器件中，阱区、第一掺杂区以及第二掺杂区排列的俯视图；
84.图7示出了本发明第一实施例的双向tvs器件的电路连接结构示意图；
85.图8a至图8c示出了本发明第一实施例的双向tvs器件中，第一通道i/o1加高电位，第二通道i/o2加低电位时的电流流向示意图；
86.图9a至图9i示出了本发明第一实施例的双向tvs器件制备过程中各个阶段的截面图；
87.图10示出了本发明第二实施例的双向tvs器件的截面图；
88.图11示出了本发明第三实施例的双向tvs器件的截面图；
89.图12示出了本发明第四实施例的双向tvs器件的截面图；
90.图13a至图13k示出了本发明第四实施例的双向tvs器件制备过程中各个阶段的截面图；
91.图14示出了本发明第五实施例的双向tvs器件的截面图；
92.图15a至图15h示出了本发明第五实施例的双向tvs器件制备过程中各个阶段的截面图；
93.图16示出了本发明第六实施例的双向tvs器件的截面图；
94.图17示出了本发明第七实施例的双向tvs器件的俯视图；
95.图18示出了本发明第八实施例的双向tvs器件的俯视图；
96.图19示出了本发明第九实施例的双向tvs器件的俯视图；
97.图20a至图20c示出了本发明第十实施例的双向tvs器件中，第一通道i/o1加高电位，第二通道i/o2加低电位时的电流流向示意图。
具体实施方式
98.以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。
99.本发明可以各种形式呈现，以下将描述其中一些示例。
100.相对于单向超低电容tvs器件，双向tvs器件正、反两个方向基本对称，从而在实际应用中，能同时保护电路的两个方向，所以应用范围更广。现有技术的双向tvs器件的结构通常不具备snapback效应(负阻效应)，图1示出了双向tvs器件正、反两个方向的电性i-v曲线；在图1中，曲线a示出了不具备snapback特性的器件的i-v曲线，曲线 b示出了具备snapback特性的器件的i-v曲线，其中，在相同的i
pp
下，具有snapback特性的器件的钳位电压v
cb
要显著小于不具备snapback 特性的器件的钳位电压v
ca
。
101.现有技术的双向tvs器件大致有三类，图2示出了现有技术中第一种双向tvs器件的电路连接结构示意图；其中，如图2a所示，所述双向tvs器件将两个单向超低电容tvs器件串联在一起，每个单向超低电容tvs器件将一个低电容第一二极管d1与一个传统稳压型tvs二极管z1串联，再与另外一个低电容第二二极管d2并联形成。或者如图 2b所示，所述双向tvs器件将集成度低的单向低容二极管串联。
102.第一种所述双向tvs器件虽然系统线路的电容远低于相同电压下的单个tvs器件，但其正、反向特性仍然相当于一个普通二极管。该第一种双向tvs器件具有如下缺点：两组芯片串联，成本较高；较小的封装体封装两组芯片比较困难；不具备snapback效应(负阻效应)，钳位电压较高。
103.图3示出了现有技术中第二种双向tvs器件的电路连接结构示意图；如图3所示，所述双向tvs器件，将一组串联的低电容第一二极管 d1、稳压型tvs二极管z1与另一组串联的低电容第二二极管d2、稳压型tvs二极管z2反向并联。
104.第二种所述双向tvs器件集成度较高、电容较低，满足一般的低电容应用场景。但是所述双向tvs器件正反向分别由稳压型tvs二极管 z1、稳压型tvs二极管z2构成。这样会
导致正反向耐压比较难做到一致，不符合对称性要求高的应用场景。同时，该结构不具备snapback效应，钳位电压较高。
105.图4示出了现有技术中第三种双向tvs器件的电路连接结构示意图；如图4所示，所述双向tvs器件包括低电容第一二极管d1、低电容第二二极管d2、低电容第三二极管d3、低电容第四二极管d4以及稳压管z1，其中，所述第一二极管d1和所述第二二极管d2并联，所述第三二极管d3和第四二极管d4并联，并联的第一二极管d1和第二二极管d2以及并联的第三二极管d3和第四二极管d4分别与所述稳压管z1连接。
106.第三种双向tvs器件正反向通道共用同一稳压管z1，不会出现电压对称性不好的问题。但是该第三种双向tvs器件不具备snapback效应，钳位电压较高，同时采用掺杂浓度高的埋层会导致寄生电容偏大。
107.图5示出了本发明第一实施例的双向tvs器件的截面图；如图5所示，所述双向tvs器件包括衬底101、隔离层102、外延层103、隔离结构105、多个第一掺杂区107、多个第二掺杂区108、介质层109和金属互连结构。
108.所述隔离层102位于所述衬底101上，所述外延层103位于所述隔离层102上，其中，所述衬底101具有第一掺杂类型，所述隔离层102 为本征半导体层，所述外延层103具有与第一掺杂类型相反的第二掺杂类型。本实施例中，所述衬底101例如为p-衬底，所述外延层103例如为n-外延层。
109.所述隔离结构105从所述外延层103的表面向着所述衬底101的方向延伸，所述隔离结构105贯穿所述外延层103以及所述隔离层102，延伸至所述衬底101内部。所述隔离结构105将所述外延层103隔离形成多个区域。本实施例中，多个所述区域分别为一个三极管区域以及四个二极管区域。具体地，所述外延层103被所述隔离结构105隔离形成第一区域1031、第二区域1032、第三区域1033、第四区域1034以及第五区域1035，其中，所述第一区域1031、第二区域1032、第三区域1033 以及第四区域1034为二极管区域，所述第五区域1035为三极管区域。
110.本实施例中，所述第一区域1031、第二区域1032、第三区域1033 以及第四区域1034呈矩阵排列，所述第五区域1035位于所述矩阵的中心区域，但不限于此。
111.本实施例中，所述隔离结构105包括隔离沟槽、覆盖所述隔离沟槽侧壁和底部的栅氧层(图中未示出)以及填充于所述隔离沟槽内部的多晶硅，即所述栅氧层位于所述多晶硅和所述隔离沟槽之间。
112.多个所述第一掺杂区107以及多个所述第二掺杂区108分别从所述外延层103的表面延伸至外延层103的内部。其中，所述第一掺杂区107 具有第一掺杂类型，所述第二掺杂区108具有第二掺杂类型。本实施例中，所述第一掺杂区107例如为p 掺杂区，所述第二掺杂区108例如为 n 掺杂区。
113.可选地，所述外延层103中还包括阱区106，阱区106从所述外延层103的表面延伸至外延层103的内部，在第一区域1031、第二区域 1032、第三区域1033、第四区域1034中，所述第一掺杂区107位于所述阱区106中，在第五区域1035中，所述第一掺杂区107以及所述第二掺杂区108均位于所述阱区106中。其中，所述阱区106具有第一掺杂类型，所述阱区106例如为p型阱区。
114.进一步地，所述阱区106的长度大于所述第一掺杂区107以及所述第二掺杂区108
的长度，所述阱区106的宽度大于所述第一掺杂区107 以及所述第二掺杂区108的宽度，所述阱区106的深度大于所述第一掺杂区107以及第二掺杂区108的深度。
115.本实施例中，二极管区域(所述第一区域1031、第二区域1032、第三区域1033以及第四区域1034)内的阱区106能使电场分布更均匀，防止电场在器件表面击穿，能够显著提升正向二极管抗浪涌和防静电的能力，使器件稳定性更高，性能更佳。
116.图6示出了本发明第一实施例的双向tvs器件中，阱区、第一掺杂区以及第二掺杂区排列的俯视图；参照图5和图6，在所述第一区域1031、第二区域1032、第三区域1033以及第四区域1034内，所述第一掺杂区107、所述第二掺杂区108以及所述阱区106呈长条形平行排列，其中，所述第一掺杂区107位于所述阱区106内，所述第二掺杂区108位于所述阱区106外的外延层103中，且所述第一掺杂区107和所述第二掺杂区108交替分布。在第五区域1035内，所述阱区106呈矩形，多个第一掺杂区107以及多个第二掺杂区108呈长条形平行排列，多个所述第一掺杂区107以及多个所述第二掺杂区108均位于所述阱区106内部。在一个具体地实施例中，所述第一掺杂区107的数量为3个～50个；所述第二掺杂区108的数量为3个～50个。
117.进一步地，在所述第一区域1031内，一个阱区106内的第一掺杂区 107、相邻的第二掺杂区108以及所述外延层103构成第一二极管d1，其中，所述第一区域1031内的第一掺杂区107为所述第一二极管d1的正极，所述第一区域1031内的第二掺杂区108为所述第一二极管d1的负极。所述第一区域1031内包括至少一个第一二极管d1，所述第一区域1031内包括多个第一二极管d1时，多个所述第一二极管d1并联。
118.在第二区域1032内，一个阱区106内的第一掺杂区107、相邻的第二掺杂区108以及所述外延层103构成第二二极管d2，其中，所述第二区域1032内的第一掺杂区107为所述第二二极管d2的正极，所述第二区域1032内的第二掺杂区108为所述第二二极管d2的负极。所述第二区域1032内包括至少一个第二二极管d2，所述第一区域1031内包括多个第二二极管d2时，多个所述第二二极管d2并联。
119.在第三区域1033内，一个阱区106内的第一掺杂区107、相邻的第二掺杂区108以及所述外延层103构成第三二极管d3，在第四区域1034 内，一个阱区106内的第一掺杂区107、相邻的第二掺杂区108以及所述外延层103构成第四二极管d4。为了保持良好的对称性，第三二极管 d3与第二二极管d2的面积、结构以及数量完全相同；第四二极管d4 与第一二极管d1的面积、结构以及数量完全相同。
120.在一个具体地实施例中，在第一区域1031、第二区域1032、第三区域1033以及第四区域1034内，所述第一掺杂区107和所述第二掺杂区 108的宽度为1.5um～10um，长度为30um～200um，结深为0.3um～2um。第一区域1031和第三区域1033内的第一掺杂区107的宽度、长度以及深度均相等，第二掺杂区108的宽度、长度以及深度均相等；第二区域 1032和第四区域1034内的第一掺杂区107的宽度、长度以及深度均相等，第二掺杂区108的宽度、长度以及深度均相等，使得正反两个方向的电流能力相同。
121.进一步地，在第五区域1035内，阱区106以及阱区106内的第二掺杂区108构成npn三极管。具体的，相邻的两个第二掺杂区108分别构成npn三极管的集电极、发射极，两个第二掺杂区108之间的阱区106 构成npn三极管的基极。所述第一掺杂区107排列于所述阱区106的中间以及边缘，所述第一掺杂区107通过金属互连结构与形成所述npn三极管发射极
的第二掺杂区108连接在一起，以使的npn三极管的基极与发射极短接。进一步地，通过设置所述第一掺杂区107的数量以及面积可以控制触发电流的大小。
122.在一个具体的实施例中，在所述第五区域1035内，所述第一掺杂区 107和所述第二掺杂区108的宽度为1.5um～10um，长度为 100um～300um，结深为0.3um～2um；相邻的第一掺杂区107之间以及相邻的第一掺杂区107和第二掺杂区108之间的间距为0.5um～5um。
123.进一步地，所述介质层109位于所述外延层103远离所述衬底101 的表面，所述介质层109中开设有多个接触孔1091，所述接触孔1091 贯穿所述介质层109，暴露出多个所述第一掺杂区107以及多个第二掺杂区108；所述接触孔1091内填充金属材料(图中未示出)，所述金属材料与暴露出来的多个所述第一掺杂区107和多个所述第二掺杂区108 接触，以形成多个所述第一掺杂区107和多个所述第二掺杂区108的金属互连结构。
124.图7示出了本发明第一实施例的双向tvs器件的电路连接结构示意图；参照图5以及图7，所述第一二极管d1的正极(第一区域1031内的第一掺杂区107)和所述第二二极管d2的负极(所述第二区域1032 内的第二掺杂区108)连接至所述第一通道i/o1；所述第一二极管d1 的负极(所述第一区域1031内的第二掺杂区108)、所述第三二极管 d3的负极(第三区域1033内的第二掺杂区108)以及所述npn三极管的集电极(第五区域1035内形成所述npn三极管集电极的第二掺杂区108)连接在一起，并且连接至电源端vcc。所述第二二极管d2的正极 (所述第二区域1032内的第一掺杂区107)、所述第四二极管d4的正极(所述第四区域1034内的第一掺杂区107)、所述npn三极管的基极(第五区域1035内与所述npn三极管发射极短接的第一掺杂区107) 以及发射极(第五区域1035内形成所述npn三极管发射极的第二掺杂区108)连接在一起，并且接地gnd。所述第三二极管d3的正极(第三区域1033内的第一掺杂区107)和所述第四二极管d4的负极(所述第四区域1034内的第二掺杂区108)连接至所述第二通道i/o2。其中， npn三极管的集电极作为三极管的第一电位，npn三极管的发射极作为三极管的第二电位。
125.本实施例中，基极与发射极短接的横向npn三极管构成所述双向 tvs器件的稳压管部分，与现有技术中的双向tvs器件相比，本实施例的双向tvs器件具有snapback特性，其中，通过调整第五区域1035内第二掺杂区108之间的间距(npn三极管的集电极和发射极之间的间距，即npn三极管的基区宽度)以及第二掺杂区108和阱区106的注入剂量即可调整击穿电压和负阻的大小(即回扫幅度，bvcb与bvce的差值)，最终使所述双向tvs器件的维持电压(vh)大于工作电压，这样既不会造成闩锁问题，也能够使其在大电流条件下钳位电压更低，功耗会更小。
126.进一步地，本实施例中，由于第一二极管d1与第三二极管d3完全相同，第二二极管d2与二极管与d4完全相同，且共用npn三极管，所以正反向击穿电压相等，正反向击穿电压一致性好。
127.以下将结合本实施例的双向tvs器件的工作过程对其正反击穿电压的一致性进行说明，具体地，图8示出了本发明第一实施例的双向tvs 器件中，第一通道i/o1加高电位，第二通道i/o2加低电位时的电流流向示意图；其中，图8a为本发明第一实施例的双向tvs器件的截面图，图8b为本发明第一实施例的双向tvs器件中，阱区、第一掺杂区以及第二掺杂区排列的俯视图，图8c为本发明第一实施例的双向tvs器件的电路连接结构示意图。
128.具体地，当第一通道i/o1加高电位，第二通道i/o2加低电位时，电流流向如图8a所
示。电流从第一二极管d1的正极(第一区域1031 内的第一掺杂区107)流入所述第一二极管d1的负极(第一区域1031 内的第二掺杂区108)，进一步流入npn三极管的集电极(第五区域1035 内构成集电极的的第二掺杂区108)，此时npn三极管的基极与发射极短接，集电区与基区掺杂浓度较高，集电区与基区的耗尽区开始变宽而发生雪崩击穿，雪崩击穿发生碰撞电离产生电子空穴对，电子被吸入集电区(第五区域1035内构成集电极的第二掺杂区108)，空穴被注入基区(第五区域1035内的阱区106)，电流从基极和发射极(第五区域1035 内的第一掺杂区107和第二掺杂区108)流出；当流入电流增加时，基极承受的压降达到由基区(阱区106)与发射区(第二掺杂区108)形成的pn结的开启电压时，npn三极管会被导通进入放大区，击穿电压迅速下降至npn三极管的导通电压，发生负阻回扫现象，电流从构成发射极的第二掺杂区108流出，经过第四二极管d4流入第二通道i/o2。这样在一定电流条件下，可以极大的降低钳位电压，如图1中曲线b所示。
129.本实施例中，第二二极管d2的横向击穿电压较高(通常为 50v～100v)，衬底101与外延层103构成的纵向pn结击穿电压大于 100v，同时，为了使双向tvs器件的电压合适，通过调整npn三极管发射区浓度、基区浓度和宽度使集电极-发射极(ce)击穿电压较低，一般只有几伏，相对于所述第二二极管d2，所述npn三极管的击穿电压低很多。当第一通道i/o1加高电位，第二通道i/o2加低电位时，第一二极管d1的阳极上施加正电压，第一二极管d1导通，所述npn三极管由于具有较低的击穿电压而率先击穿，电流从第一二极管d1流入 npn三极管中；然后电流从npn三极管的发射极流入第四二极管d4，第四二极管d4正向导通后电流从第二通道i/o2流出。所以第一通道i/o1 对第二通道i/o2的反向击穿电压可以表示为：
[0130]vbr1
＝v
f1
v
npn
v
f4
[0131]
其中，v
f1
为第一二极管d1的正向压降，v
npn
为npn三极管的集电极-发射极(ce)击穿电压，v
f4
为第四二极管d4的正向压降，在流经第一二极管d1和第四二极管d4的电流为10ma时，v
f1
和v
f4
约为 0.9v，v
npn
作为esd保护时可以做到4v～7v，所以该双向tvs器件适合用于保护3.3v和5v的电路。
[0132]
同理，当第二通道i/o2加高电位，第一通道i/o1加低电位时，电流从第三二极管d3的正向流入npn三极管，再经由第二二极管d2从第一通道i/o1流出，第二通道i/o2对第一通道i/o1的反向击穿电压可以表示为：
[0133]vbr2
＝v
f3
v
npn
v
f2
[0134]
其中，v
f3
为第三二极管d3的正向压降，v
npn
为npn三极管的集电极-发射极(ce)击穿电压，v
f2
为第二二极管d2的正向压降。
[0135]
由于第一二极管d1与第三二极管d3完全相同，第二二极管d2与二极管与d4完全相同，共用npn三极管，所以v
br1
＝v
br2
，正反向击穿电压一致性好。
[0136]
进一步地，本实施例采用二极管与稳压npn三极管集成为一个双向 tvs器件，能够显著降低器件的电容。其中，单独的三极管结构虽然具备较好的电流泄放能力，但是由于三极管区域面积越大，i
pp
越高，抗 esd更好，单独的三极管结构在具有较好的电流泄放能力的同时，寄生电容也很大，一般为十几pf到几十pf。本实施例采用四个低电容二极管与一个npn三极管集成形成一个双向tvs器件，能够兼顾二极管以及npn三极管的优势，具有电容小、残压低、电压合适的特点。
[0137]
具体地，第一掺杂区107和第二掺杂区108交替设置于外延层103 内，交替设置的
第一掺杂区107和第二掺杂区108以及所述外延层103 形成第一二极管d1至第四二极管d4。由于所述外延层103的掺杂浓度低，第一二极管d1至第四二极管d4的面积小，二极管的电容一般为 0.1pf～1pf。将低容二极管与普容三极管集成到一个电路中，三极管等效于导线，电路可以等效为，第一二极管d1与第二二极管d2并联，第三二极管d3与第四二极管d4并联，然后两者串联，假设第一二极管d1 的电容c
d1
与第三二极管d3的电容c
d3
相等，且c
d1
＝c
d3
＝0.4pf，第二二极管d2的电容c
d2
与第四二极管d4的电容c
d4
相等，且c
d2
＝ c
d4
＝0.3pf，那么第一通道i/o1对第二通道i/o2的电容c
t
可以表示为：
[0138][0139]
由上述公式可知，通过将第一二极管d1至第四二极管d4与npn 三极管集成到一个电路中，使得所述双向tvs器件的电容大大降低，进一步地，可以通过调整第一二极管d1至第四二极管d4和npn三极管的面积来调整所述双向tvs器件的电容和钳位电压。
[0140]
图9a至图9i示出了本发明第一实施例的双向tvs器件制备过程中各个阶段的截面图，以下将结合图9a至图9i对本发明第一实施例的双向tvs器件的制备方法进行说明。
[0141]
如图9a所示，提供衬底101。其中，所述衬底101为第一掺杂类型的半导体层，本实施例中，所述衬底101例如为p-型硅衬底，所述衬底 101的电阻率为50ω
·
cm≤ρ≤200ω
·
cm。通过设置所述衬底101的电阻率来降低寄生电容。
[0142]
如图9b所示，在所述衬底101上依次形成隔离层102以及外延层 103。其中，所述隔离层102位于所述衬底101上，所述外延层103位于所述隔离层102上。
[0143]
其中，所述隔离层102为本征半导体层，所述外延层103为第二掺杂类型的半导体层，本实施例中，所述外延层103例如为n-型外延层。本实施例通过在所述衬底101以及所述外延层103之间设置隔离层102，使得所述衬底101、所述隔离层102以及所述外延层103构成纵向的pin 结。相对于没有隔离层102的pn结，本实施例能够显著降低载流子浓度，进而降低寄生电容。并且在后续的三极管区域，所述衬底101为p
‑ꢀ
型衬底，且所述衬底101和所述三极管区域之间具有隔离层102，纵向电容很低。
[0144]
如图9c所示，在所述外延层103上形成具有开口1041a的第一氧化层1041。
[0145]
该步骤中，例如通过淀积工艺在所述外延层103上形成所述第一氧化层1041。进一步地，通过光刻和刻蚀在第一氧化层1041中形成开口1041a。其中，所述第一氧化层1041例如为氧化硅(sio2)层。
[0146]
如图9d所示，形成隔离结构105。
[0147]
该步骤中，通过开口1041a对所述外延层103、隔离层102以及衬底101进行刻蚀，形成多个隔离沟槽。其中，每个所述隔离沟槽贯穿所述外延层103以及所述隔离层102，延伸至所述衬底101的内部。
[0148]
进一步地，采用栅氧生长在所述隔离沟槽的侧壁和底部形成栅氧层，接着采用多晶硅填充工艺填充所述隔离沟槽，形成隔离结构105。所述隔离结构105将所述半导体结构分成不同的区域。本实施例中，所述半导体结构至少被隔离形成第一区域1031、第二区域
1032、第三区域1033、第四区域1034以及第五区域1035。然后，去除所述第一氧化层1041。
[0149]
如图9e所示，热氧生长第二氧化层1042。
[0150]
本实施例中，所述第二氧化层1042例如为氧化硅(sio2)层，所述第二氧化层1042的厚度小于所述第一氧化层1041的厚度，所述第二氧化层1042作为后续离子注入的掩蔽层。
[0151]
如图9f所示，进行第一次离子注入，形成多个阱区106。
[0152]
该步骤中，以所述第二氧化层1042为掩蔽层，采用光刻工艺选择性注入第一掺杂类型杂质，并进行推结，以形成多个所述阱区106。所述阱区106从所述外延层103的表面向着所述外延层103内部延伸。多个所述阱区106分别位于所述第一区域1031、第二区域1032、第三区域 1033、第四区域1034以及第五区域1035内的外延层103中。其中，在所述第一区域1031、第二区域1032、第三区域1033以及第四区域1034 内，所述阱区106的俯视图形呈长条状，在所述第五区域1035内，所述阱区106的俯视图形呈矩形。
[0153]
如图9g所示，进行第二次离子注入，形成第一掺杂区107。
[0154]
该步骤中，以所述第二氧化层1042为掩蔽层，采用光刻工艺选择性注入高浓度的第一掺杂类型杂质，并进行退火，以形成第一掺杂区107 第一掺杂区107为注入区。所述第一掺杂区107从所述阱区106的表面向着所述阱区106内部延伸。在所述第一区域1031、第二区域1032、第三区域1033以及第四区域1034内，所述第一掺杂区107的俯视图形呈长条状，多个所述第一掺杂区107位于相应的阱区106内。
[0155]
如图9h所示，进行第三次离子注入，形成第二掺杂区108。
[0156]
该步骤中，以所述第二氧化层1042为掩蔽层，采用光刻工艺选择性注入高浓度的第二掺杂类型杂质，并进行退火，以形成第二掺杂区108，第二掺杂区108为注入区。所述第二掺杂区108从所述外延层103的表面向着所述外延层103内部延伸。多个所述第二掺杂区108的俯视图形呈长条状。在所述第一区域1031、第二区域1032、第三区域1033以及第四区域1034内，所述第二掺杂区108位于所述外延层103中，且与所述第一掺杂区107交替分布。在第五区域1035内，多个第二掺杂区108 在所述阱区106内部平行排列。
[0157]
在所述第一区域1031内，阱区106内的第一掺杂区107、阱区106 外的第二掺杂区108以及所述外延层103构成第一二极管d1；在第二区域1032内，阱区106内的第一掺杂区107、阱区106外的第二掺杂区108 以及所述外延层103构成第二二极管d2；在第三区域1033内，阱区106 内的第一掺杂区107、阱区106外的第二掺杂区108以及所述外延层103 构成第三二极管d3；在第四区域1034内，阱区106内的第一掺杂区107、阱区106外的第二掺杂区108以及所述外延层103构成第四二极管d4。第三二极管d3与第二二极管d2的面积和结构完全相同；第四二极管 d4与第一二极管d1的面积和结构完全相同。
[0158]
在第五区域1035内，阱区106以及阱区106内的第二掺杂区108 构成npn三极管。具体的，相邻的两个第二掺杂区108以及两个第二掺杂区108之间的阱区分别构成npn三极管的集电极、发射极和基极。所述第一掺杂区107排列于所述阱区106的内部以及边缘。
[0159]
在一个具体地实施例中，在第一区域1031、第二区域1032、第三区域1033以及第四区域1034内，所述第一掺杂区107和所述第二掺杂区 108的宽度为1.5um～10um，长度为30um～200um，结深0.3um～2um。在所述第五区域1035内，所述第一掺杂区107和所述第二掺杂区108的宽度为1.5um～10um，长度为100um～300um，结深为0.3um～2um；相邻的第一掺杂
区107之间以及相邻的第一掺杂区107和第二掺杂区108之间的间距为0.5um～5um。
[0160]
如图9i所示，在所述外延层103的表面形成介质层109，并在所述介质层109中形成接触孔1091。
[0161]
该步骤中，例如采用淀积工艺在所述外延层103的表面形成所述介质层109。所述介质层109例如为氧化硅(sio2)层。进一步地，采用光刻工艺和刻蚀工艺，在所述介质层109中形成多个接触孔1091。所述接触孔1091贯穿所述介质层109，暴露出多个所述第一掺杂区107以及多个第二掺杂区108。
[0162]
进一步地，形成金属互连结构。
[0163]
该步骤中，在所述接触孔1091内以及所述介质层109的表面淀积金属，并对金属进行光刻和刻蚀，以形成金属互连结构。
[0164]
所述金属互连结构与暴露出来的多个所述第一掺杂区107以及多个第二掺杂区108电连接，以形成多个所述第一掺杂区107以及多个第二掺杂区108的金属互连结构，具体如图5所示。可选地，可以根据需要形成双层金属互连结构。
[0165]
具体地，所述第一二极管d1的正极(第五区域1035内的第一掺杂区107)和所述第二二极管d2的负极(所述第一区域1031内的第二掺杂区108)连接至所述第一通道i/o1；所述第一二极管d1的负极(所述第一区域1031内的第二掺杂区108)、所述第三二极管d3的负极(第三区域1033内的第二掺杂区108)以及所述npn三极管的集电极连接在一起，并且连接至电源端vcc。所述第二二极管d2的正极(所述第二区域1032内的第一掺杂区107)、所述第四二极管d4的正极(所述第五区域1053内的第一掺杂区107)、所述npn三极管的基极以及发射极连接在一起，并且接地gnd。所述第三二极管d3的正极(第三区域1033内的第一掺杂区107)和所述第四二极管d4的负极(所述第四区域1034内的第二掺杂区108)连接至所述第二通道i/o2。
[0166]
进一步地，在金属互连结构上淀积钝化层，并对钝化层进行光刻和刻蚀后形成压点；对衬底进行减薄到合适的厚度以适应不同的封装形式。以上步骤为本领域的常规技术，在此不再赘述。
[0167]
图10示出了本发明第二实施例的双向tvs器件的截面图，如图10 所示，所述双向tvs器件包括衬底101、隔离层102a、外延层103、隔离结构105、多个阱区106、多个第一掺杂区107、多个第二掺杂区108、介质层109、金属互连结构。
[0168]
本实施例中的衬底101、外延层103、隔离结构105、多个阱区106、多个第一掺杂区107、多个第二掺杂区108、介质层109、金属互连结构与第一实施例相同，在此不再赘述。与第一实施例不同的是，本实施例中，所述隔离层102a为绝缘层，例如为氧化硅层，以使得所述双向tvs 器件形成绝缘体上硅(soi，silicon on insulator)结构，使得衬底和外延层之间完全隔离，进一步使得不同区域内的器件(例如二极管或者三极管)之间由绝缘性能好的隔离层102a隔开，可以防止不同区域内的第一掺杂区、第二掺杂区与衬底之间存在第一掺杂区(p )、外延层(n-)、衬底(p-)、外延层(n-)、第一掺杂区(p )构成寄生的pnpnp结构(scr结构)，防止在电路中存在误触发的风险，降低了衬底101与外延层103之间的寄生电容和漏电流，具有集成度高、抗辐射性能好的优点。
[0169]
本实施例的双向tvs器件与第一实施例的双向tvs器件的制备方法相同，在此不再赘述。
[0170]
图11示出了本发明第三实施例的双向tvs器件的截面图，如图11 所示，所述双向tvs器件包括衬底101、隔离层102、外延层103、隔离结构105、多个阱区106、多个第一掺杂区107、多个第二掺杂区108、介质层109、金属互连结构。
[0171]
与第一实施例不同的是，本实施例中，所述第一掺杂区107只位于第一区域1031、第二区域1032、第三区域1033以及第四区域1034内，所述第五区域1035的阱区106中只具有第二掺杂区108。
[0172]
本实施例中，所述npn三极管的基极与发射极不短接，此时所述 npn三极管是一个基极开路的三极管。当外加电压使所述npn三极管的集电极与基极发生雪崩击穿，碰撞电离产生电子空穴对，电子被吸入集电极(所述第五区域1035内的第二掺杂区108)，空穴被注入基极(阱区106)，基极(阱区106)与发射极(所述第五区域1035内的第二掺杂区108)形成的pn结达到正向开启电压时，npn三极管会被导通进入放大区，击穿电压迅速下降至npn三极管的导通电压，发生snapback (负阻回扫)现象。
[0173]
在第一实施例中，npn三极管的基极与发射极短接，空穴能够通过基极流出，因此在阱区106(npn三极管的基区，即p区)与第二掺杂区108(npn三极管的发射区，即n区)形成的pn结开启时的电流较大，一般为ma级别；本实施例中，npn三极管的基极开路，空穴不能够通过基极流出，在阱区106(npn三极管的基区，即p区)与第二掺杂区108(npn三极管的发射区，即n区)形成的pn结开启时的电流较小，一般为μa级别。
[0174]
本实施例的双向tvs器件与第一实施例的双向tvs器件的制备方法相同，在此不再赘述。
[0175]
图12示出了本发明第四实施例的双向tvs器件的截面图，如图12 所示，所述双向tvs器件包括衬底101、隔离层102、外延层103、隔离结构105、多个阱区106、多个第一掺杂区107、多个第二掺杂区108、多个第一掺杂区107a、多个第二掺杂区108a、介质层109、金属互连结构。
[0176]
与第一实施例不同的是，本实施例中，在第五区域1035内形成多个第一掺杂区107a以及多个第二掺杂区108a；所述第一掺杂区107a和所述第二掺杂区108a为填充掺杂半导体材料的深槽结构。
[0177]
具体地，所述第五区域1035的阱区106内具有第一深槽和第二深槽，所述第一深槽内填充第一掺杂类型的半导体材料(例如p型半导体材料)，以形成第一掺杂区107a；所述第二深槽内填充第二掺杂类型的半导体材料(例如n型半导体材料)，以形成第二掺杂区108a。本实施例中，所述第一深槽内例如填充掺硼的多晶硅；掺杂浓度为1e17～1e20 cm-3。所述第二深槽内例如填充掺磷的多晶硅；掺杂浓度为1e17～1e20 cm-3。
[0178]
进一步地，所述第一深槽和所述第二深槽的尺寸相同，且所述第一深槽和所述第二深槽的槽底部曲线圆滑，使得电场在所述第一深槽和第二深槽的槽底部分布均匀，提升产品的稳定性。
[0179]
在一个具体地实施例中，所述第一深槽和所述第二深槽的顶部的宽度例如为1um～3um，深度例如为2um～6um。所述第一深槽和所述第二深槽的侧壁倾斜，倾斜角度为89.0
°±
0.5
°
。
[0180]
本实施例中，通过增加形成npn三极管的第一掺杂区和第二掺杂区的深度来增加npn三极管的面积，进一步提升npn三极管的电流泄放能力；同时还将电场从器件表面引入
外延层内部，提升了电流的泄放能力，获得了更低的钳位电压，使器件的稳定性更佳。
[0181]
图13a至图13k示出了本发明第四实施例的双向tvs器件制备过程中各个阶段的截面图。
[0182]
其中，图13a和图13b所示的步骤与第一实施例中图9a和图9b所示的步骤相同，本实施例在此不再赘述。
[0183]
如图13c所示，在所述外延层103上形成第二氧化层1042。
[0184]
该步骤中，例如通过淀积工艺在所述外延层103上形成所述第二氧化层1042。其中，所述第二氧化层1042例如为氧化硅(sio2)层，所述第二氧化层1042的厚度例如为
[0185]
如图13d所示，进行第一次离子注入，形成多个阱区106。
[0186]
该步骤中，以所述第二氧化层1042为掩蔽层，采用光刻工艺选择性注入第一掺杂类型杂质，并进行推结，以形成多个所述阱区106。所述阱区106从所述外延层103的表面向着所述外延层103内部延伸。
[0187]
如图13e所示，进行第二次离子注入，形成第一掺杂区107。
[0188]
该步骤中，以所述第二氧化层1042为掩蔽层，采用光刻工艺选择性注入高浓度的第一掺杂类型杂质，并进行退火，以形成第一掺杂区107。所述第一掺杂区107从所述阱区106的表面向着阱区106内部延伸。所述第一掺杂区107位于部分的阱区106内。
[0189]
如图13f所示，进行第三次离子注入，形成第二掺杂区108。
[0190]
该步骤中，以所述第二氧化层1042为掩蔽层，采用光刻工艺选择性注入高浓度的第二掺杂类型杂质，并进行退火，以形成第二掺杂区108。所述第二掺杂区108从所述外延层103的表面向着所述外延层103内部延伸。多个所述第二掺杂区108位于所述外延层103中，且与所述第一掺杂区107交替分布。然后去除所述第二氧化层1042。
[0191]
如图13g所示，在所述外延层103上形成具有开口1041a的第一氧化层1041。
[0192]
该步骤中，例如通过薄膜生长工艺在所述外延层103上形成第一氧化层1041，接着，通过光刻和刻蚀在第一氧化层1041中形成开口1041a。所述第一氧化层1041例如为氧化硅(sio2)层，厚度例如为1.2um。
[0193]
如图13h所示，形成隔离结构105。
[0194]
该步骤中，通过开口1041a对所述外延层103、隔离层102以及衬底101进行刻蚀，形成多个隔离沟槽。其中，每个所述隔离沟槽贯穿所述外延层103以及所述隔离层102，延伸至所述衬底101的内部。
[0195]
进一步地，采用栅氧生长和多晶硅填充工艺填充所述隔离沟槽，以及采用多晶刻蚀或者cmp工艺，去除所述第一氧化层1041表面的多晶硅，只保留隔离沟槽内部的多晶硅，形成隔离结构105。所述隔离结构 105将所述半导体结构分成不同的区域。本实施例中，所述半导体结构至少被隔离形成第一区域1031、第二区域1032、第三区域1033、第四区域1034以及第五区域1035。
[0196]
其中，第一掺杂区107、第二掺杂区108以及部分阱区106位于所述第一区域1031、第二区域1032、第三区域1033以及第四区域1034 内。内部没有形成第一掺杂区107的阱区106位于第五区域1035内。
[0197]
如图13i所示，形成第一掺杂区107a。
[0198]
该步骤中，对第五区域1035内的外延层103进行光刻和刻蚀，形成第一深槽。具体地，在所述第一氧化层1041上形成光刻胶，然后对所述光刻胶进行曝光显影，形成光刻胶掩膜，以及经由所述光刻胶掩膜刻蚀所述第一氧化层1041形成开口1041b，然后去除光刻胶。进一步使用所述第一氧化层1041作为硬掩膜，对第五区域1035内的外延层103进行刻蚀，形成第一深槽。
[0199]
进一步地，采用掺硼的多晶硅填充工艺，在所述第一深槽内填充掺硼的多晶硅，以形成所述第一掺杂区107a。具体地，在反应炉管中通入一定比例的bcl3与sih4，温度为510℃～600℃，方块电阻为4ohm～20ohm，使掺硼的多晶硅能够填满所述第一深槽，然后采用多晶刻蚀或者cmp 工艺，去除所述第一氧化层1041表面的掺硼的多晶硅，只保留第一深槽内的掺硼的多晶硅，以形成所述第一掺杂区107a。
[0200]
本实施例中，所述第一深槽的顶部的宽度例如为1um～3um，深度例如为2um～6um。所述第一深槽的侧壁倾斜，倾斜角度为89.0
°±
0.5
°
。所述第一深槽的槽底部曲线圆滑，使得电场在所述第一深槽的槽底部分布均匀，提升产品的稳定性。
[0201]
如图13j所示，形成第二掺杂区108a。
[0202]
该步骤中，对第五区域1035内的外延层103进行光刻和刻蚀，形成第二深槽。具体地，在所述第一氧化层1041上形成光刻胶，然后对所述光刻胶进行曝光和显影，形成光刻胶掩膜，以及经由所述光刻胶掩膜刻蚀所述第一氧化层1041形成开口1041c，然后去除光刻胶。进一步使用所述第一氧化层1041作为硬掩膜，对第五区域1035内的外延层103进行刻蚀，形成第二深槽。
[0203]
进一步地，采用掺磷的多晶硅填充工艺，在所述第二深槽内填充掺磷的多晶硅，以形成所述第二掺杂区108a。具体地，在反应炉管中通入一定比例的ph3与sih4，温度为510℃～600℃，方块电阻为4ohm～20ohm，使掺磷的多晶硅能够填满所述第二深槽，然后采用多晶刻蚀或者cmp 工艺，去除所述第一氧化层1041表面的掺硼的多晶硅，只保留第二深槽内的掺硼的多晶硅，以形成所述第二掺杂区108a。
[0204]
本实施例中，所述第二深槽的顶部的宽度例如为1um～3um，深度例如为2um～6um。所述第二深槽的侧壁倾斜，倾斜角度为89.0
°±
0.5
°
。所述第二深槽的槽底部曲线圆滑，使得电场在所述第二深槽的槽底部分布均匀，提升产品的稳定性。
[0205]
进一步地，采用退火工艺推结，使结深和扩散宽度达到目标需求。在第五区域1035内，阱区106、阱区106内的第一掺杂区107a以及阱区106内的第二掺杂区108a构成npn三极管。具体的，相邻的两个第二掺杂区108a以及两个第二掺杂区108a之间的阱区106分别构成npn 三极管的集电极、发射极和基极。所述第一掺杂区107a排列于所述阱区 106的内部以及边缘。
[0206]
本实施例中，隔离结构105的应力释放可以和第一掺杂区107a、第二掺杂区108a的退火一起进行，节约步骤。
[0207]
本实施例采用深槽填充工艺形成所述npn三极管，与第一实施例相比，本实施例的npn三极管将电场从器件表面引入到硅的底部，提升了器件的稳定性和抗浪涌能力。
[0208]
进一步地，与第一实施例的npn三极管相比，本实施例的深槽结构的npn三极管具有更大的有效面积，能够显著提升抗浪涌的能力和降低钳位电压。
[0209]
进一步地，与第一实施例的npn三极管相比，本实施例的npn三极管的深槽结构的
横向扩散小，相同的面积下，能够做更多的最小重复单元，提升了单位面积的电流密度，使器件的抗浪涌和防esd能力进一步提升。
[0210]
进一步地，第一实施例中，离子注入工艺受注入机台能力的限制，离子注入剂量最高只能在1.0e16 cm-2
，而本实施例的掺杂多晶硅工艺，能够使n 、p 的掺杂浓度更高，能够提升三极管的发射效率和降低接触电阻，进而提升i
pp
能力和降低钳位电压。
[0211]
如图13k所示，在所述外延层103上形成介质层109，并在所述介质层109中形成接触孔1091。
[0212]
该步骤与第一实施例中图9i所示的步骤相同，在此不再赘述。
[0213]
进一步地，形成金属互连结构以形成图12所示的结构。
[0214]
该步骤与第一实施例相同，在此不再赘述。
[0215]
图14示出了本发明第五实施例的双向tvs器件的截面图，如图14 所示，所述双向tvs器件包括衬底101、隔离层102、外延层103、隔离结构105、多个阱区106、多个第一掺杂区107a、多个第二掺杂区108a、介质层109以及金属互连结构。
[0216]
与第四实施例不同的是，本实施例中，所述第一区域1031、第二区域1032、第三区域1033以及第四区域1034中，用多个第一掺杂区107a 代替第四实施例中的多个第一掺杂区107，用多个第二掺杂区108a代替第四实施例中的多个第二掺杂区108。
[0217]
具体地，所述第一区域1031、第二区域1032、第三区域1033以及第四区域1034的阱区106内具有第一深槽，所述第一深槽内填充第一掺杂类型的半导体材料(例如p型半导体材料)，以形成第一掺杂区107a；所述第一区域1031、第二区域1032、第三区域1033以及第四区域1034 的外延层103中具有第二深槽，所述第二深槽内填充第二掺杂类型的半导体材料(例如n型半导体材料)，以形成第二掺杂区108a。本实施例中，所述第一深槽内例如填充掺硼的多晶硅；掺杂浓度为1e17～1e20 cm-3。所述第二深槽内例如填充掺磷的多晶硅；掺杂浓度为1e17～1e20 cm-3。
[0218]
进一步地，所述第一深槽和所述第二深槽的尺寸相同，且所述第一深槽和所述第二深槽的槽底部曲线圆滑，使得电场在所述第一深槽和第二深槽的槽底部分布均匀，提升产品的稳定性。
[0219]
在一个具体地实施例中，所述第一深槽和所述第二深槽的顶部的宽度例如为1um～3um，深度例如为2um～6um。所述第一深槽和所述第二深槽的侧壁倾斜，倾斜角度为89.0
°±
0.5
°
。
[0220]
图15a至图15h示出了本发明第五实施例的双向tvs器件制备过程中各个阶段的截面图。
[0221]
图15a至图15d所示的步骤与第四实施例中图13a至图13d所示的步骤相同，本实施例在此不再赘述。
[0222]
进一步地，如图15e所示，在外延层103上形成具有开口1041a的第一氧化层1041。
[0223]
该步骤中，例如通过薄膜生长工艺在所述外延层103上形成第一氧化层1041，接着，通过光刻和刻蚀在第一氧化层1041中形成开口1041a。所述第一氧化层1041例如为氧化硅(sio2)层，厚度例如为1.2um。
[0224]
如图15f所示，形成隔离结构105。
[0225]
步骤中，通过开口1041a对所述外延层103、隔离层102以及衬底 101进行刻蚀，形
成多个隔离沟槽。其中，每个所述隔离沟槽贯穿所述外延层103以及所述隔离层102，延伸至所述衬底101的内部。
[0226]
进一步地，采用栅氧生长和多晶硅填充工艺填充所述隔离沟槽，以及采用多晶刻蚀或者cmp工艺，去除所述第一氧化层1041表面的多晶硅，只保留隔离沟槽内部的多晶硅，形成隔离结构105。所述隔离结构 105将所述半导体结构分成不同的区域。本实施例中，所述半导体结构至少被隔离形成第一区域1031、第二区域1032、第三区域1033、第四区域1034以及第五区域1035。
[0227]
如图15g所示，形成第一掺杂区107a。
[0228]
该步骤中，对第一区域1031至第五区域1035内的外延层103进行光刻和刻蚀，形成第一深槽。具体地，在所述第一氧化层1041形成光刻胶，然后对所述光刻胶进行曝光显影，形成光刻胶掩膜，以及经由所述光刻胶掩膜刻蚀所述第一氧化层1041形成开口1041b，然后去除光刻胶。进一步使用所述第一氧化层1041作为硬掩膜，对第一区域1031至第五区域1035内的外延层103进行刻蚀，形成第一深槽。其中，在所述第一区域1031至第五区域1035内，所述第一深槽位于所述阱区106内。
[0229]
进一步地，采用掺硼的多晶硅填充工艺，在所述第一深槽内填充掺硼的多晶硅，以形成所述第一掺杂区107a。具体地，在反应炉管中通入一定比例的bcl3与sih4，温度为510℃～600℃，方块电阻为4ohm～20ohm，使掺硼的多晶硅能够填满所述第一深槽，然后采用多晶刻蚀或者cmp 工艺，去除所述第一氧化层1041表面的掺硼的多晶硅，只保留所述第一深槽内的掺硼的多晶硅，以形成所述第一掺杂区107a。
[0230]
本实施例中，所述第一深槽的顶部的宽度例如为1um～3um，深度例如为2um～6um。所述第一深槽的侧壁倾斜，倾斜角度为89.0
°±
0.5
°
。所述第一深槽的槽底部曲线圆滑，使得电场在所述第一深槽的槽底部分布均匀，提升产品的稳定性。
[0231]
进一步地，如图15h所示，形成第二掺杂区108a。
[0232]
该步骤中，对第一区域1031至第五区域1035内的外延层103进行光刻和刻蚀，形成第二深槽。具体地，在所述第一氧化层1041上形成光刻胶，然后对所述光刻胶进行曝光显影，形成光刻胶掩膜，以及经由所述光刻胶掩膜刻蚀所述第一氧化层1041形成开口1041c，然后去除光刻胶。进一步使用所述第一氧化层1041作为硬掩膜，对第一区域1031至第五区域1035内的外延层103进行刻蚀，形成第二深槽。其中，在第一区域1031至第四区域1034内，所述第二深槽位于所述外延层103中，且与所述第一深槽交替分布，在第五区域1035内，所述第二深槽位于所述阱区106内，且位于所述第一深槽之间。
[0233]
进一步地，采用掺磷的多晶硅填充工艺，在所述第二深槽内填充掺磷的多晶硅，以形成所述第二掺杂区108a。具体地，在反应炉管中通入一定比例的ph3与sih4，温度为510℃～600℃，方块电阻为4ohm～20ohm，使掺磷的多晶硅能够填满所述第二深槽，然后采用多晶刻蚀或者cmp 工艺，去除所述第一氧化层1041表面的掺磷的多晶硅，只保留所述第二深槽内的掺磷的多晶硅，以形成所述第二掺杂区108a。
[0234]
本实施例中，所述第二深槽的顶部的宽度例如为1um～3um，深度例如为2um～6um。所述第二深槽的侧壁倾斜，倾斜角度为89.0
°±
0.5
°
。所述第二深槽的槽底部曲线圆滑，使得电场在所述第二深槽的槽底部分布均匀，提升产品的稳定性。
[0235]
进一步地，采用退火工艺推结，使结深和扩散宽度达到目标需求。
[0236]
进一步地，在所述外延层103上形成介质层109，并在所述介质层 109中形成接触孔1091，以及形成金属互连结构。
[0237]
图16示出了本发明第六实施例的双向tvs器件的截面图，如图16 所示，所述双向tvs器件包括衬底101、隔离层102、外延层103、隔离结构105、多个阱区106、多个第一掺杂区107、多个第一掺杂区107a、多个第二掺杂区108、多个第二掺杂区108a、介质层109以及金属互连结构。
[0238]
与第一实施例不同的是，本实施例中，在每个第一掺杂区107的下方形成第一掺杂区107a，在每个第二掺杂区108的下方形成第二掺杂区 108a。
[0239]
在第四实施例和第五实施例中，接触孔1091需要做到第一掺杂区107a和第二掺杂区108a的内部，由于第一深槽以及第二深槽的宽度较小，对接触孔的工艺要求比较高，一般需要0.35um cmos工艺加工。本实施例在第一掺杂区107a和第二掺杂区108a上方分别增加第一掺杂区107和第二掺杂区108，第一掺杂区107和第二掺杂区108的顶部宽度大于第一掺杂区107a和第二掺杂区108a的顶部宽度，降低了对接触孔的工艺的要求，同时可以降低接触孔的接触电阻。
[0240]
图17示出了本发明第七实施例的双向tvs器件的俯视图，如图17 所示，与第一实施例不同的是，本实施例中，在第五区域内，第一掺杂区107和第二掺杂区108的俯视图形均呈矩形排列，矩形的边长为 2um～20um，间距为0.5um～5um，结深为0.3um～2um。
[0241]
图18示出了本发明第八实施例的双向tvs器件的俯视图，如图18 所示，与第一实施例不同的是，本实施例中，在第五区域内，第一掺杂区107和第二掺杂区108均呈“回字型”排列，本实施例中，“回字型”内圈的第二掺杂区108、阱区106、“回字形”外圈的第二掺杂区108 分别构成npn三极管的集电极、基极和发射极；本实施例中的npn三极管，电流可以通过内圈的集电极四周流入外圈的发射极，增加了周长面积比，提升了npn三极管电流的发射效率和抗浪涌能力。其中，“回字型”内圈的第二掺杂区108的边长为2um～10um，“回字型”外圈的第一掺杂区107和第二掺杂区108的宽度为4um～12um，内圈的第二掺杂区108与外圈的第一掺杂区107或第二掺杂区108的间距为 0.5um～5um。在本实施例中，第一掺杂区和第二掺杂区的数量和尺寸根据实际需要选择。
[0242]
另外，部分“回字形”的外圈是第一掺杂区107，第一掺杂区107 的个数和面积可以控制触发电流的大小。第一掺杂区107通过金属互连结构跟发射极连接在一起，目的是使三极管的基极与发射极短接。
[0243]
图19示出了本发明第九实施例的双向tvs器件的俯视图，如图19 所示，与第一实施例不同的是，本实施例中，在第五区域内，第一掺杂区107和第二掺杂区108均呈“圆环型”排列，本实施例中，“圆环型”内圈的第二掺杂区、阱区、“圆环型”外圈的第二掺杂区分别构成npn 三极管的集电极、基极和发射极；本实施例中的npn三极管，电流可以通过内圈的集电极四周流入外圈的发射极，增加了周长面积比，提升了 npn三极管电流的发射效率和抗浪涌能力，同时使电场分布更加圆滑。其中，“圆环型”内圈的第一掺杂区和第二掺杂区的外径为2um～10um，“圆环型”外圈的第一掺杂区和第二掺杂区的外径为4um～12um，内圈的第一掺杂区和第二掺杂区与外圈的第一掺杂区和第二掺杂区间距为 0.5um～5um。在其他实施例中，第一掺杂区和第二掺杂区的数量和尺寸根据实际需要选择。
[0244]
另外，部分“圆环型”的外圈是第一掺杂区107，第一掺杂区107 的个数和面积可以
控制触发电流的大小。第一掺杂区107通过金属互连结构跟发射极连接在一起，目的是使三极管的基极与发射极短接。
[0245]
图20示出了本发明第十实施例的双向tvs器件中，第一通道i/o1 加高电位，第二通道i/o2加低电位时的电流流向示意图；其中，图20a 示出了本发明第十实施例的双向tvs器件的截面图，图20b为本发明第十实施例的双向tvs器件中，阱区、第一掺杂区以及第二掺杂区排列的俯视图，图20c为本发明第十实施例的双向tvs器件的电路连接结构示意图。与第一实施例不同的是，本实施例中，所述第一掺杂类型为n型掺杂类型，相应地，所述第二掺杂类型为p型掺杂类型。
[0246]
具体地，本实施例中，所述衬底101例如为n-衬底，所述外延层 103例如为p-外延层；所述第一掺杂区107为n 掺杂区，所述第二掺杂区为p 掺杂区。在第一区域1031、第二区域1032、第三区域1033以及第四区域1034内，所述阱区106为n阱，所述第一掺杂区107位于所述阱区106内；在第一区域1031、第二区域1032、第三区域1933以及第四区域1034内，分别形成第一二极管d1、第二二极管d2、第三二极管d3以及第四二极管d4；在第五区域1035内，所述阱区106为n阱，所述第一掺杂区107和所述第二掺杂区108位于所述阱区106内；在第五区域1035内形成pnp三极管。
[0247]
所述第一二极管d1的正极(第一区域1031内的第二掺杂区108) 和所述第二二极管d2的负极(所述第二区域1032内的第一掺杂区107) 连接至所述第一通道i/o1；所述第一二极管d1的负极(所述第一区域 1031内的第一掺杂区107)、所述第三二极管d3的负极(第三区域1033 内的第一掺杂区107)以及所述pnp三极管的发射极(第五区域1035 内形成所述pnp三极管发射极的第二掺杂区108)连接在一起，并且连接至电源端vcc。所述第二二极管d2的正极(所述第二区域1032内的第二掺杂区108)、所述第四二极管d4的正极(所述第四区域1034内的第二掺杂区108)、所述pnp三极管的基极(第五区域1035内与所述pnp三极管集电极短接的第一掺杂区107)以及集电极(第五区域1035 内形成所述pnp三极管发射极的第二掺杂区108)连接在一起，并且接地gnd。所述第三二极管d3的正极(第三区域1033内的第二掺杂区 108)和所述第四二极管d4的负极(所述第四区域1034内的第一掺杂区107)连接至所述第二通道i/o2。其中，pnp三极管的发射极作为三极管的第一电位，pnp三极管的集电极作为三极管的第二电位。
[0248]
本发明提供的双向tvs器件及其制备方法，采用二极管与稳压三极管集成为一个双向tvs器件，将二极管的电容小、三极管的基极与发射极短接具有snapback效应的优点集成到一起，能够兼顾二极管以及三极管的优势，具有电容小、残压低、电压合适的特点。
[0249]
在优选地实施例中，基极与发射极短接的三极管构成所述双向tvs 器件的稳压管部分，与现有技术中的双向tvs器件相比，具有snapback 特性。
[0250]
可选的，三极管构成所述双向tvs器件的稳压管部分，所述三极管的基极开路，空穴不能够通过基极流出，三极管的基极与发射极形成的 pn结具有较小的开启时的电流，一般为ua级别。
[0251]
进一步地，通过调整第五区域内第二掺杂区之间的间距(三极管的集电极和发射极之间的间距，即三极管的基区宽度)以及第二掺杂区和阱区的注入剂量即可调整击穿电压和负阻的大小，最终使所述双向tvs 器件的维持电压大于工作电压，这样既不会造成闩锁问题，也能够使其在大电流条件下钳位电压更低，功耗会更小。
[0252]
进一步地，由于第一二极管与第三二极管完全相同，第二二极管与二极管与完全相同，且共用三极管，双向tvs器件的正反向击穿电压相等，正反向击穿电压一致性好。
[0253]
在优选地实施例中，所述隔离层为本征半导体层，通过在所述衬底以及所述外延层之间设置隔本征半导体层，使得所述衬底、所述隔离层以及所述外延层构成纵向的pin结，相对于pn结，pin结能够显著降低载流子浓度，进而降低电容。
[0254]
在优选地实施例中，所述隔离层为绝缘层，以使得所述tvs器件形成绝缘体上硅(soi，silicon on insulator)结构，不同区域内的器件与器件之间由绝缘性能好的隔离层隔开，可以消除体硅寄生器件的开启，降低了衬底与外延层之间的寄生电容和漏电流，具有集成度高、抗辐射性能好的优点。
[0255]
在优选地实施例中，采用深槽填充工艺形成所述三极管和/或二极管中的第一掺杂区和/或第二掺杂区，将电场从器件表面引入到外延层的内部，提升了器件的稳定性和抗浪涌能力。
[0256]
进一步地，深槽结构的第一掺杂区和/或第二掺杂区使三极管和/或二极管具有更大的有效面积，能够显著提升抗浪涌的能力和降低钳位电压。
[0257]
进一步地，三极管和/或二极管中的深槽结构的横向扩散小，相同的面积下，能够做更多的最小重复单元，提升了单位面积电流密度，使器件的抗浪涌和防esd能力进一步提升。
[0258]
进一步地，离子注入工艺受注入机台能力的限制，离子注入剂量最高只能在1.0e16 cm-2
，用深槽填充工艺形成所述三极管和/或二极管中的第一掺杂区和/或第二掺杂区，能够使第一掺杂区和第二掺杂区的掺杂浓度更高，能够提升三极管的发射效率和降低接触电阻，进而提升i
pp
能力和降低钳位电压。
[0259]
在优选的实施例中，在第五区域内，第一掺杂区和第二掺杂区呈“回字型”排列，“回字形”排列的第二掺杂区构成三极管，电流可以通过内圈的集电极四周流入外圈的发射极，增加了周长面积比，提升了三极管电流的发射效率和抗浪涌能力。
[0260]
在优选的实施例中，在第五区域内，第一掺杂区和第二掺杂区呈“圆环型”排列，“圆环型”排列的第二掺杂区构成三极管，电流可以通过内圈的集电极四周流入外圈的发射极，增加了周长面积比，提升了三极管电流的发射效率和抗浪涌能力，同时使电场分布更加圆滑。
[0261]
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。