半导体器件的制作方法

技术特征：
1.一种半导体器件，所述半导体器件包括：外围电路区域，所述外围电路区域包括位于衬底上的电路元件，所述电路元件是用于提供页缓冲器和行译码器的元件；以及单元区域，所述单元区域包括栅电极层和沟道结构，所述栅电极层在与所述衬底的上表面垂直的第一方向上堆叠并且连接到所述行译码器，所述沟道结构在所述第一方向上延伸以穿透所述栅电极层并且连接到所述页缓冲器，其中，所述行译码器的所述电路元件包括在第一电源电压下操作的高电压元件和在比所述第一电源电压低的第二电源电压下操作的低电压元件，所述高电压元件当中的至少一个第一高电压元件位于掺杂有具有第一导电类型的杂质的第一阱区中，并且至少一个所述低电压元件位于围绕所述第一阱区并掺杂有具有与所述第一导电类型不同的第二导电类型的杂质的第二阱区中。2.根据权利要求1所述的半导体器件，其中，所述高电压元件是所述行译码器的通路元件，并且所述低电压元件是用于提供所述行译码器的块译码器、高电压开关电路和上拉电路的元件。3.根据权利要求1所述的半导体器件，其中，所述低电压元件包括第一低电压元件和第二低电压元件，至少一个所述第一低电压元件位于所述第一阱区中，并且至少一个所述第二低电压元件位于所述第二阱区中。4.根据权利要求3所述的半导体器件，其中，每个所述高电压元件包括高电压栅极以及位于所述高电压栅极和所述衬底之间的高电压栅极绝缘层，并且每个所述低电压元件包括低电压栅极以及位于所述低电压栅极和所述衬底之间的低电压栅极绝缘层，并且所述高电压栅极绝缘层的厚度大于所述低电压栅极绝缘层的厚度。5.根据权利要求4所述的半导体器件，其中，所述高电压栅极绝缘层的上表面和所述低电压栅极绝缘层的上表面位于相同的高度水平上。6.根据权利要求5所述的半导体器件，其中，所述第一阱区在所述第一高电压元件所在的区域中的厚度小于所述第一阱区在所述第一低电压元件所在的区域中的厚度。7.根据权利要求4所述的半导体器件，其中，所述高电压栅极绝缘层的上表面位于比所述低电压栅极绝缘层的上表面高的高度水平处。8.根据权利要求7所述的半导体器件，其中，所述第一阱区在所述第一高电压元件所在的区域中的厚度与所述第一阱区在所述第一低电压元件所在的区域中的厚度相同。9.根据权利要求3所述的半导体器件，其中，所述衬底包括掺杂有具有所述第一导电类型的杂质并与所述第一阱区和所述第二阱区分开的第三阱区，并且至少一些所述第一低电压元件位于所述第三阱区中。10.根据权利要求9所述的半导体器件，其中，负电压被输入到所述第一阱区，并且接地电压被输入到所述第三阱区。11.根据权利要求9所述的半导体器件，其中，所述衬底包括掺杂有具有所述第二导电类型的杂质并与所述第一阱区至所述第三阱区分开的第四阱区，并且至少一些所述第二低电压元件位于所述第四阱区中。
12.根据权利要求11所述的半导体器件，其中，所述第四阱区的杂质浓度高于所述第二阱区的杂质浓度。13.根据权利要求1所述的半导体器件，其中，所述行译码器在与所述衬底的所述上表面平行的第二方向上与所述单元区域相邻，并且所述页缓冲器在与所述衬底的所述上表面平行并与所述第二方向相交的第三方向上与所述单元区域相邻。14.根据权利要求1所述的半导体器件，其中，所述衬底是第一衬底，所述单元区域包括在所述第一方向上与所述外围电路区域堆叠的第二衬底，并且所述沟道结构在所述第一方向上延伸以连接到所述第二衬底。15.根据权利要求14所述的半导体器件，其中，所述电路元件、所述栅电极层和所述沟道结构在所述第一方向上位于所述第一衬底和所述第二衬底之间。16.一种半导体器件，所述半导体器件包括：外围电路区域，所述外围电路区域包括具有第一阱区和第二阱区的衬底、位于所述第一阱区中的nmos元件和位于所述第二阱区中的pmos元件，所述第一阱区掺杂有具有第一导电类型的杂质，所述第二阱区掺杂有具有与所述第一导电类型不同的第二导电类型的杂质；以及单元区域，所述单元区域包括栅电极层和沟道结构，所述栅电极层在与所述衬底的上表面垂直的第一方向上堆叠，所述沟道结构在所述第一方向上延伸以穿透所述栅电极层，其中，所述第一阱区中的至少一个所述nmos元件中包括的栅极绝缘层的厚度与所述第二阱区中的至少一个所述pmos元件中包括的栅极绝缘层的厚度相同。17.根据权利要求16所述的半导体器件，其中，所述第一阱区中的所述nmos元件包括第一低电压元件和第一高电压元件，所述第一低电压元件包括具有第一厚度的栅极绝缘层，所述第一高电压元件包括具有比所述第一厚度大的第二厚度的栅极绝缘层，并且每个所述第一高电压元件连接到至少一个所述栅电极层。18.根据权利要求17所述的半导体器件，其中，所述第二阱区中的至少一个所述pmos元件中包括的所述栅极绝缘层的厚度为所述第一厚度。19.根据权利要求17所述的半导体器件，其中，所述第一低电压元件在所述第一阱区中在与所述衬底的所述上表面平行的方向上位于所述第一高电压元件和所述pmos元件之间。20.一种半导体器件，所述半导体器件包括：衬底，所述衬底包括第一阱区和第二阱区，所述第一阱区掺杂有具有第一导电类型的杂质，所述第二阱区围绕所述第一阱区并掺杂有具有与所述第一导电类型不同的第二导电类型的杂质；多个nmos元件，所述多个nmos元件位于所述第一阱区中；以及多个pmos元件，所述多个pmos元件位于所述第二阱区中，其中，所述第一阱区是袋状p阱，并且所述多个nmos元件包括至少一个第一nmos元件和至少一个第二nmos元件，并且所述至少一个第二nmos元件在与所述多个pmos元件相同的电源电压下操作。

技术总结
一种半导体器件包括：外围电路区域，包括位于衬底上的电路元件，所述电路元件是用于提供页缓冲器和行译码器的元件；以及单元区域，包括栅电极层和沟道结构，所述栅电极层在与所述衬底的上表面垂直的第一方向上堆叠并连接到行译码器，所述沟道结构在所述第一方向上延伸以穿透所述栅电极层并连接到所述页缓冲器。所述行译码器包括在第一电源电压下操作的高电压元件和在比所述第一电源电压低的第二电源电压下操作的低电压元件。在所述高电压元件当中，至少一个第一高电压元件位于掺杂有具有第一导电类型的杂质的第一阱区中。至少一个所述低电压元件位于围绕所述第一阱区并掺杂有具有与所述第一导电类型不同的第二导电类型的杂质的第二阱区中。的杂质的第二阱区中。的杂质的第二阱区中。


技术研发人员：朴安洙 金雅廪 申昊文
受保护的技术使用者：三星电子株式会社
技术研发日：2022.05.31
技术公布日：2022/12/5