CMOS图像传感器片上时钟产生电路、模块及方法与流程

cmos图像传感器片上时钟产生电路、模块及方法
技术领域
1.本发明属于cmos图像传感器技术领域，涉及一种cmos图像传感器片上时钟产生电路、模块及方法。


背景技术：

2.当前的图像采集和处理应用越来越广泛，随着cmos图像传感器技术日趋成熟，性能越来越优良，时钟是高集成式图像传感器不可缺少的组成部分，不同时序控制和图像帧频对主时钟频率要求不同，针对高速图像传感器而言，信号处理和传输速度越来越快，模拟信号和数字信号之间的转换速率也越来越快，对时钟信号的频率和质量要求越来越高。为了满足高速低功耗图像传感器在频率、性能等方面对时钟的需求，一种通常解决方案是在电路应用系统中采用多个分散晶振或外围芯片产生多路时钟，但这种方法会引起多个时钟源之间的干扰；另一种方案是采用环形压控振荡器或压控晶体振荡器技术，虽然可集成在片上且时钟多路输出可选，但时钟电路设计复杂，相位噪声大，占用面积和功耗较大，不易满足低功耗芯片的要求。


技术实现要素：

3.针对上述现有技术的不足，本发明所要解决的技术问题是：提供一种低功耗、小面积、相位稳定的cmos图像传感器片上时钟产生电路、模块及方法。
4.为达到上述目的，本发明提供如下技术方案：
5.一种cmos图像传感器片上时钟产生电路，包括
6.步长调节单元，用于对外部输入的时钟信号进行延时；
7.控制单元，用于根据第一外部使能信号对步长调节单元的延时时间进行调节，使步长调节单元的延时时间满足时钟延迟调节要求；
8.延时判断单元，用于判断步长调节电路输出的时钟信号的延时时间与第二外部使能信号的差值的绝对值是否小于预设的时延阈值，所述第二外部使能信号的值为外部输入时钟信号的周期的四分之一；如果小于预设的时延阈值则判断满足延迟调节要求，并输出时钟信号给时钟合成单元；否则，判断不满足延迟调节要求，不输出时钟信号，并向外反馈步长调节电路输出的时钟信号的延时时间与预定时延的差值；
9.时钟保持单元，用于对外部输入的时钟信号进行同相位的传输保持，使时钟保持单元输出的时钟信号与外部输入的时钟信号保持一致；
10.时钟合成单元，用于对来自延时判断单元和时钟保持单元的时钟信号进行合成，输出频率为外部输入时钟信号频率两倍的时钟信号；
11.输出缓冲器，用于提高时钟合成单元输出的时钟信号的驱动能力。
12.进一步的，所述步长调节单元包括大步长调节电路和小步长调节电路，所述大步长调节电路的输入端用于连接外部输入的时钟信号，输出端与小步长调节电路的输入端电连接，所述小步长调节电路的输出端作为步长调节单元的输出端与延时判断单元电连接；
13.所述大步长调节电路用于对外部输入的时钟信号的延时时间进行粗调；所述小步长调节电路用于对粗调后的时钟信号的延时时间进一步进行调节；
14.所述控制单元包括大步长控制电路和小步长控制电路，所述大步长控制电路用于根据外部使能信号对大步长调节电路的延时时间进行调节，所述小步长控制电路用于根据外部使能信号对小步长调节电路的延时时间进行调节，使步长调节单元的延时时间满足时钟延迟调节要求。
15.进一步的，所述大步长调节电路包括多个串联连接的大步长延时电路、以及与大步长延时电路一一对应的大步长控制开关；
16.每一大步长延时电路的输出端均与对应的大步长控制开关的输入端电连接，所述大步长控制开关的控制端与大步长控制电路电连接，各个所述大步长控制开关的输出端相互电连接后作为大步长调节电路的输出端与小步长调节电路的输入端电连接。
17.进一步的，所述大步长控制开关包括开关控制电路、第一mos管和第二mos管，所述第一mos管为n型mos管，所述第二mos管为p型mos管，所述第一mos管的漏极与第二mos管的漏极电连接，所述第二mos管的漏极作为大步长控制开关的输入端与对应的大步长延时电路的输出端电连接；所述第一mos管的源极与第二mos管的源极电连接，所述第二mos管的源极作为大步长控制开关的输出端与与小步长调节电路的输入端电连接；所述第一mos管和第二mos管的栅极均与开关控制电路的输出端电连接，所述开关控制电路的输入端作为大步长控制开关的控制端与大步长控制电路电连接。
18.进一步的，所述大步长延时电路包括偶数个串联连接的反相器，各个所述大步长延时电路包括的反相器的数量均相同，且各个所述大步长延时电路的延时时间均相同。
19.进一步的，所述小步长调节电路包括多个串联连接的小步长延时电路、以及与小步长延时电路一一对应的小步长控制开关；
20.每一小步长延时电路的输出端均与对应的小步长控制开关的输入端电连接，所述小步长控制开关的控制端与小步长控制电路电连接，各个所述小步长控制开关的输出端相互电连接后作为小步长调节电路的输出端与延时判断单元的输入端电连接。
21.进一步的，各个所述小步长延时电路的结构均相同，各个所述小步长延时电路的延时时间均相同，且所述小步长延时电路的延时时间小于大步长延时电路的延时时间。
22.进一步的，还包括隔离单元，所述隔离单元包括第三mos管、第四mos管、第五mos管和第六mos管，所述第三mos管和第五mos管为n型mos管，所述第四mos管和第六mos管为p型mos管；所述第三mos管和第五mos管的漏极均连接供电电源vcc，所述第四mos管和第六mos管的漏极均接地；所述第三mos管和第四mos管的栅极相互电连接后作为隔离单元的输入端用于连接外部输入的时钟信号，所述第三mos管和第四mos管的源极、以及第五mos管和第六mos管的栅极相互电连接，所述第五mos管和第六mos管的源极相互电连接后作为隔离单元的输出端与步长调节单元和时钟保持单元电连接。
23.一种cmos图像传感器片上时钟产生模块，包括串联连接的至少两个cmos图像传感器片上时钟产生电路；且每一级cmos图像传感器片上时钟产生电路中步长调节单元的预定时延为其前一级cmos图像传感器片上时钟产生电路中步长调节单元的预定时延的二分之一。
24.一种cmos图像传感器片上时钟产生方法，包括以下步骤：
25.s101、根据外部输入的时钟信号的频率预先确定预定时延的值，作为步长调节单元所需产生的时延；
26.s102、根据步长调节单元所需的时延确定第一使能信号；
27.s103、将外部输入的时钟信号分为两路，一路进行同相位的传输保持，另一路送给步长调节单元；
28.s104、通过第一使能信号对步长调节单元的时延进行调节；
29.s105、判断时钟信号经步长调节电路后产生的时延是否满足延迟调节要求；如果满足延迟调节要求则执行s107步骤；否则，执行s106步骤；
30.s106、根据所述差值对第一使能信号进行调整，返回执行s104步骤；
31.s107、将经同相位的传输保持后的时钟信号与经步长调节单元产生时延后的时钟信号进行合成，输出频率为外部输入时钟信号频率两倍的时钟信号；
32.s108、提高合成后的时钟信号的驱动能力。
33.本发明通过对输入低频时钟信号进行大步长和小步长两级延迟调整，结合外部使能和内部判断控制，可以快速地达到控制单元逻辑和输入使能的要求，再采用时钟合成和缓存实现了低频时钟信号向高频时钟信号的转换，能够快速输出满足要求的较高频率的时钟信号，并能有效降低时钟产生模块的复杂度，实现低功耗和小面积的设计目的。本发明的时钟产生电路可集成于图像传感器，具有较高的相位稳定性性能和简单易实现特点，比现有的其他时钟电路结构更适合应用于较高速度、低功耗、小面积的图像传感器芯片。
附图说明
34.此处所说明的附图用来提供对本技术的进一步理解，构成本技术的一部分，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。在附图中：
35.图1为本发明cmos图像传感器片上时钟产生电路的一个优选实施例的结构框图。
36.图2为步长调节单元和隔离单元的电路图。
37.图3为本发明cmos图像传感器片上时钟产生模块的一个优选实施例的结构框图。
38.图4为本发明cmos图像传感器片上时钟产生方法的一个优选实施例的流程图。
39.附图中各标号的含义为：
40.步长调节单元-1；大步长调节电路-11；大步长延时电路-111、112、113；大步长控制开关-114、115、116；小步长调节电路-12；小步长延时电路-121、122、123；小步长控制开关-124、125、126；第一mos管-v1、v3、v5、v7、v9、v11；第二mos管-v2、v4、v6、v8、v10、v12；
41.控制单元-2；大步长控制电路-21；小步长控制电路-22；
42.延时判断单元-3；时钟保持单元-4；时钟合成单元-5；输出缓冲器-6；
43.隔离单元-7；第三mos管-v13；第四mos管-v14；第五mos管-v15；第六mos管-v16。
具体实施方式
44.以下通过特定的具体实例说明本发明的实施方式，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
45.如图1所示，本发明cmos图像传感器片上时钟产生电路的一个优选实施例包括步
长调节单元1、控制单元2、延时判断单元3、时钟保持单元4、时钟合成单元5和输出缓冲器6；所述步长调节单元1的输入端用于连接外部输入的时钟信号，输出端与延时判断单元3电连接；所述步长调节单元1还与控制单元2电连接，所述控制单元2电连接有第一外部使能信号；所述延时判断单元3电连接有第二外部使能信号；所述时钟保持单元4的输入端用于连接外部输入的时钟信号；所述时钟合成单元5的两个输入端分别与延时判断单元3和时钟保持单元4电连接，所述时钟合成单元5的输出端与输出缓冲器6电连接。
46.当然，为了对外部输入的时钟信号进行整形，以及实现外部时钟信号与输入后的时钟信号之间的隔离，所述cmos图像传感器片上时钟产生电路还可包括隔离单元7，所述隔离单元7的输入端连接外部输入的时钟信号，输出端分别与步长调节单元1和时钟保持单元4电连接。如图2所示，所述隔离单元7可包括mos管v13(即第三mos管)、mos管v14(即第四mos管)、mos管v15(即第五mos管)和mos管v16(即第六mos管)，所述mos管v13和mos管v15为n型mos管，所述mos管v14和mos管v16为p型mos管；所述mos管v13和mos管v15的漏极均连接供电电源vcc，所述mos管v14和mos管v16的漏极均接地；所述mos管v13和mos管v14的栅极相互电连接后作为隔离单元7的输入端用于连接外部输入的时钟信号，所述mos管v13和mos管v14的源极、以及mos管v15和mos管v16的栅极相互电连接，所述mos管v15和mos管v16的源极相互电连接后作为隔离单元7的输出端与步长调节单元1和时钟保持单元4电连接。通过mos管v13、mos管v14、mos管v15和mos管v16组成的整形电路，可以对外部输入的时钟信号进行整形，并能实现外部输入的时钟信号与整形输出的时钟信号之间的隔离，避免外部信号对后级电路造成影响，使时钟信号保持稳定。
47.所述步长调节单元1用于使外部输入的时钟信号产生延时后输出，延时时间通过控制单元2的控制信号进行控制，所述控制单元2用于根据第一外部使能信号对步长调节单元1的延时时间进行调节，使步长调节单元1产生的延时时间为预定时延；所述预定时延为外部输入时钟信号的周期的四分之一。例如，当外部输入的时钟信号的频率为10mhz时，由于其周期为100ns，因此可得到预定时延的值为25ns。为便于对时延进行精确调节，所述步长调节单元1可以包括大步长调节电路11和小步长调节电路12，所述大步长调节电路11的输入端用于连接外部输入的时钟信号，输出端与小步长调节电路12的输入端电连接，所述小步长调节电路12的输出端作为步长调节单元1的输出端与延时判断单元3电连接。所述大步长调节电路11用于对外部输入的时钟信号的延时时间进行粗调，所述小步长调节电路12用于对粗调后的时钟信号的延时时间进一步进行调节。对应于大步长调节电路11和小步长调节电路12，所述控制单元2也可以包括大步长控制电路21和小步长控制电路22，所述大步长控制电路21用于根据外部使能信号对大步长调节电路11的延时时间进行调节，从而使时钟信号在延时后接近延迟调节要求的相位位置。所述小步长控制电路22用于根据外部使能信号对小步长调节电路12的延时时间进行调节，从而使步长调节单元1的延时时间满足时钟延迟调节要求。
48.请继续参考图2，所述大步长调节电路11可包括多个串联连接的较长延时时间的大步长延时电路、以及与大步长延时电路一一对应的大步长控制开关。每一所述大步长延时电路均包括偶数个串联连接的反相器，每一反相器的延时时间均相同。可根据外部输入的时钟信号的频率范围，预先确定大步长延时电路中反相器的数量及每一反相器的时延。反相器的数量和反相器的时延在确定之后一般不再进行调整。各个所述大步长延时电路包
括的反相器的数量均相同，从而使各个所述大步长延时电路的延时时间也相同。外部输入的时钟信号经过多个大步长延时电路后产生较大的延迟时间和相位变化，从而接近延迟调节要求的相位位置。
49.所述大步长延时电路的数量一般为3～5个，当然，所述大步长延时电路的数量也可以多于5个。所述大步长控制开关的数量与大步长延时电路相同。本实施例以大步长调节电路11包括大步长延时电路111、大步长延时电路112、大步长延时电路113三个大步长延时电路和大步长控制开关114、大步长控制开关115、大步长控制开关116三个大步长控制开关为例进行说明。其中，大步长延时电路111的输出端与大步长控制开关114的输入端电连接，大步长延时电路112的输出端与大步长控制开关115的输入端电连接，大步长延时电路113的输出端与大步长控制开关116的输入端电连接；大步长控制开关114、大步长控制开关115和大步长控制开关116的控制端分别与大步长控制电路21的三个输出端电连接；大步长控制开关114、大步长控制开关115和大步长控制开关116的输出端相互电连接后作为大步长调节电路11的输出端与小步长调节电路12的输入端电连接。
50.当大步长控制电路21使大步长控制开关114开启(即其输入端与输出端连通)时，大步长控制开关115和大步长控制开关116均关闭(即其输入端与输出端断开)，只有大步长延时电路111接入，大步长延时电路112和大步长延时电路113不接入，大步长调节电路11的延时时间为大步长延时电路111的延时时间。当大步长控制电路21使大步长控制开关115开启时，大步长控制开关114和大步长控制开关116均关闭，大步长延时电路111和大步长延时电路112接入，大步长延时电路113不接入，大步长调节电路11的延时时间为大步长延时电路111和大步长延时电路112的延时时间之和。当大步长控制电路21使大步长控制开关116开启时，大步长控制开关114和大步长控制开关115均关闭，大步长延时电路111、大步长延时电路112和大步长延时电路113均接入，大步长调节电路11的延时时间为大步长延时电路111、大步长延时电路112和大步长延时电路113的延时时间之和。
51.大步长控制开关114、大步长控制开关115和大步长控制开关116的结构完全相同，下面以大步长控制开关114的结构为例进行说明。大步长控制开关114包括开关控制电路、mos管v1(即第一mos管)和mos管v2(即第二mos管)，mos管v1为n型mos管，mos管v2为p型mos管，mos管v1的漏极与mos管v2的漏极电连接，mos管v2的漏极作为大步长控制开关的输入端与对应的大步长延时电路的输出端电连接；mos管v1的源极与mos管v2的源极电连接，mos管v2的源极作为大步长控制开关的输出端与与小步长调节电路12的输入端电连接；mos管v1和mos管v2的栅极分别与开关控制电路的两个输出端电连接，所述开关控制电路的输入端作为大步长控制开关的控制端与大步长控制电路21电连接。
52.所述小步长调节电路12可包括多个串联连接的较短延迟时间的小步长延时电路、以及与小步长延时电路一一对应的小步长控制开关。每一所述小步长延时电路均包括多个串联连接的延时器，每一延时器的延时时间均相同。可根据外部输入的时钟信号的频率范围，预先确定小步长延时电路中延时器的数量及每一延时器的时延。延时器的数量及延时器的时延在确定之后一般不再进行调整。各个所述小步长延时电路包括的延时器的数量均相同，从而使各个所述小步长延时电路的延时时间也相同。所述小步长延时电路的延时时间小于大步长延时电路的延时时间。大步长调节电路11输出的时钟信号经过适当数量的小步长延时电路后产生较小的延迟时间，从而满足时钟延迟调节要求。
53.所述小步长延时电路的数量一般为3～5个，当然，当时钟精度要求较高或外部时钟的频率较低时，所述小步长延时电路的数量也可以多于5个。所述小步长控制开关的数量与小步长延时电路相同，本实施例以小步长调节电路12包括小步长延时电路121、小步长延时电路122、小步长延时电路123三个小步长延时电路和小步长控制开关124、小步长控制开关125、小步长控制开关126三个小步长控制开关为例进行说明。其中，小步长延时电路121的输出端与小步长控制开关124的输入端电连接，小步长延时电路122的输出端与小步长控制开关125的输入端电连接，小步长延时电路123的输出端与小步长控制开关126的输入端电连接；小步长控制开关124、小步长控制开关125和小步长控制开关126的控制端分别与小步长控制电路22的三个输出端电连接；小步长控制开关124、小步长控制开关125和小步长控制开关126的输出端相互电连接后作为小步长调节电路12的输出端与延时判断单元3的输入端电连接。所述小步长延时电路121、小步长延时电路122和小步长延时电路123的结构与大步长控制开关114、大步长控制开关115和大步长控制开关116的结构完全相同，在此不作赘述。
54.当小步长控制电路22使小步长控制开关124开启时，小步长控制开关125和小步长控制开关126均关闭，只有小步长延时电路121接入，小步长延时电路122和小步长延时电路123不接入，小步长调节电路12的延时时间为小步长延时电路121的延时时间。当小步长控制电路22使小步长控制开关125开启时，小步长控制开关124和小步长控制开关126均关闭，小步长延时电路121和小步长延时电路122接入，小步长延时电路123不接入，小步长调节电路12的延时时间为小步长延时电路121和小步长延时电路122的延时时间之和。当小步长控制电路22使小步长控制开关126开启时，小步长控制开关124和小步长控制开关125均关闭，小步长延时电路121、小步长延时电路122和小步长延时电路123均接入，小步长调节电路12的延时时间为小步长延时电路121、小步长延时电路122和小步长延时电路123的延时时间之和。
55.所述延时判断单元3由逻辑门组成，其功能是根据第二外部使能信号判断步长调节电路输出的时钟信号的延时时间是否满足延迟调节要求；如果满足延迟调节要求则输出时钟信号给时钟合成单元5；否则，不向时钟合成单元5输出时钟信号，并向外反馈步长调节电路输出的时钟信号的延时时间与预定时延的差值。第二外部使能信号为预定时延的值，例如，当外部输入的时钟信号的频率为10mhz时，第二外部使能信号的值为25ns。
56.判断步长调节电路输出的时钟信号的延时时间是否满足延迟调节要求的方法为：以小步长延时电路的延时时间的一半作为时延阈值，计算时钟信号的延时时间与第二外部使能信号的值的差值，如果差值的绝对值小于时延阈值，则判定满足延迟调节要求；否则，判断不满足延迟调节要求，并向外反馈差值，根据差值对第一使能信号中控制小步长延时电路的部分进行调节。调节方法为：当差值为正时，使第一使能信号控制减少接入的小步长延时电路的数量，当差值为负时，使第一使能信号控制增加接入的小步长延时电路的数量，直接满足延迟调节要求为止。
57.所述时钟保持单元4包括两级与非门电路，其功能是对外部输入的时钟信号进行同相位的传输保持，使时钟保持单元4输出的时钟信号与外部输入的时钟信号保持一致。
58.所述时钟合成单元5由两输入或非门电路构成，其功能是对时钟保持单元4输出的时钟信号和延时判断单元3输出的时钟信号进行或非逻辑处理，从而对来自延时判断单元3
和时钟保持单元4的时钟信号进行合成，输出频率为外部输入时钟信号频率两倍的时钟信号。
59.所述输出缓冲器6包括四级与非门电路构成的驱动单元，具有提高输入信号的驱动能力的特点，可提高时钟合成单元5输出的时钟信号的驱动能力，保证较高频率的时钟驱动能力。
60.本实施例的工作原理如下：
61.如图1和图2所示，当确定了外部输入的时钟信号的频率后，先确定预定时延的值和第二使能信号的值，并确定大步长延时电路的接入数量和小步长延时电路的初始接入数量，从而确定第一外部使能信号。假设外部输入的时钟信号的频率为10mhz，可得到预定时延的值为25ns，第二使能信号的值也为25ns。假设大步长延时电路111、大步长延时电路112和大步长延时电路113的时延均为7ns，则可知，大步长延时电路111、大步长延时电路112和大步长延时电路113均应当接入，第一外部使能信号应当使大步长控制开关116开启，大步长控制开关114和大步长控制开关115关闭。假设小步长延时电路的初始接入数量为1，则第一外部使能信号应当使小步长控制开关124开启，小步长控制开关125和小步长控制开关126关闭，从而可确定第一外部使能信号。
62.工作时，外部时钟信号经隔离单元7后一路送到时钟保持单元4进行相位保持，另一路送入步长调节单元1进行延时，由于第一使能信号使大步长延时电路111、大步长延时电路112、大步长延时电路113和小步长延时电路121接入，假设小步长延时电路121、小步长延时电路122和小步长延时电路123的时延均为2ns，则步长调节单元1总的延时为23ns，延时判断单元3判断延时时间不满足延迟调节要求，向外反馈步长调节电路输出的时钟信号的延时时间与预定时延的差值(-2ns)，由于差值为负，说明步长调节电路输出的时钟信号的延时时间小于第二使能信号的值，需要增加接入的小步长延时电路的数量，从而对第一外部使能信号进行调节，使小步长控制开关125开启，小步长控制开关124关闭，将小步长延时电路122接入，此时，总的延时为25ns，如果仍不满足延迟调节要求，还可继续对第一外部使能信号进行调节，使小步长控制开关126开启，小步长控制开关125关闭，将小步长延时电路123也接入，直到延迟调节要求为止。在上述实例中，此时延时判断单元3判断延时时间满足延迟调节要求，因此不再向外输出反馈信号，并将延时后的时钟信号输出到时钟合成单元5，与时钟保持单元4输出的时钟信号进行合成，输出频率为20mhz的时钟信号，并经输出缓冲器6提高时钟信号的驱动能力后输出。
63.如图3所示，本发明还公开了一种cmos图像传感器片上时钟产生模块，本发明cmos图像传感器片上时钟产生模块的一个优选实施例包括串联连接的至少两个cmos图像传感器片上时钟产生电路；且每一级cmos图像传感器片上时钟产生电路中步长调节单元1的预定时延为其前一级cmos图像传感器片上时钟产生电路中步长调节单元1的预定时延的二分之一。当cmos图像传感器片上时钟产生电路中的步长调节单元1包括大步长调节电路11和小步长调节电路12时，对应的，每一级cmos图像传感器片上时钟产生电路中大步长延时电路和小步长调节电路12的时延分别为前一级cmos图像传感器片上时钟产生电路中大步长延时电路和小步长调节电路12的时延的二分之一。例如，假设第一级cmos图像传感器的外部输入时钟信号的频率为f0，片上时钟产生电路中每一大步长延时电路的时延均为10ns，每一小步长调节电路12的时延均为2ns，第一级cmos图像传感器输出的时钟信号的频率为
2f0；则第二级cmos图像传感器片上时钟产生电路中大步长延时电路的时延为5ns，小步长调节电路12的时延为1ns，输出的时钟信号的频率为4f0；第三级cmos图像传感器片上时钟产生电路中大步长延时电路的时延为2.5ns，小步长调节电路12的时延为0.5ns，输出的时钟信号的频率为8f0，以此类推。从而可以多级提升时钟信号的频率，并能提供多个频率的时钟信号。当然，由于每一种工艺都有其极限频率，受工艺的限制，所述时钟产生模块所包括的cmos图像传感器片上时钟产生电路也不能无限制的串联，其产生的最高频率不能高于该工艺的极限频率。
64.如图4所示，本发明还公开了一种cmos图像传感器片上时钟产生方法，下面以前述实施例中的cmos图像传感器片上时钟产生电路的结构为例对cmos图像传感器片上时钟产生方法进行说明。本发明cmos图像传感器片上时钟产生方法的一个优选实施例包括以下步骤：
65.s101、根据外部输入的时钟信号的频率预先确定预定时延的值，作为步长调节单元1所需产生的时延。所述预定时延为外部输入时钟信号的周期的四分之一，预定时延的值即为第二使能信号的值。例如，当外部输入的时钟信号的频率为10mhz时，可得到预定时延的值为25ns，第二使能信号的值也为25ns。
66.s102、根据步长调节单元1所需的时延分别确定大步长调节电路11和小步长调节电路12的时延；并根据大步长调节电路11和小步长调节电路12的时延确定第一使能信号。假设大步长延时电路111、大步长延时电路112和大步长延时电路113的时延均为7ns，则第一使能信号应当使大步长控制开关116开启，使大步长控制开关114和大步长控制开关115关闭。假设小步长延时电路的初始接入数量为1，则第一外部使能信号应当使小步长控制开关124开启，使小步长控制开关125和小步长控制开关126关闭。
67.s103、将外部输入的时钟信号分为两路，一路进行同相位的传输保持，使该路时钟信号与外部输入的时钟信号相位保持一致，避免该路时钟信号在输入到时钟合成单元5时发生时延；另一路送给步长调节单元1进行延时调节。
68.s104、通过第一使能信号对步长调节单元1的大步长调节电路11和小步长调节电路12的时延进行调节；由于第一使能信号使大步长控制开关116和小步长控制开关124开启，使大步长控制开关114、大步长控制开关115、小步长控制开关125和小步长控制开关126关闭。此时，大步长延时电路111、大步长延时电路112、大步长延时电路113和小步长延时电路121接入。假设小步长延时电路121、小步长延时电路122和小步长延时电路123的时延均为2ns，则步长调节单元1总的延时为23ns。
69.s105、根据第二使能信号判断时钟信号经步长调节电路后产生的时延是否满足延迟调节要求；如果满足延迟调节要求则执行s107步骤；否则，执行s106步骤。在上述实例中，总的延时为23ns，第二使能信号的值为25ns，差值大于小步长延时电路的延时时间的一半，所以判断不满足延迟调节要求，执行s106步骤。
70.s106、根据所述差值对第一使能信号进行调整，返回执行s104步骤。调整方法为：当差值为正时，使第一使能信号控制减少接入的小步长延时电路的数量，当差值为负时，使第一使能信号控制增加接入的小步长延时电路的数量，直接满足延迟调节要求为止。由于差值为-2ns，说明步长调节单元1输出的时钟信号的延时时间小于第二使能信号的值，因此对第一外部使能信号进行调节使小步长控制开关125开启，小步长控制开关124关闭；再次
执行s104步骤时将小步长延时电路122接入，从而增加接入一个小步长延时电路，此时，步长调节单元1总的延时为25ns；再次执行s105步骤时判断延时时间满足延迟调节要求，执行s107步骤。
71.s107、将经同相位的传输保持后的时钟信号与经步长调节单元1产生时延后的时钟信号进行合成，输出频率为外部输入时钟信号频率两倍的时钟信号。
72.s108、提高合成后的时钟信号的驱动能力，使输出的时钟信号具有较高的驱动能力的特点，以保证较高频率时钟的驱动能力。
73.本实施例中，采用大步长和小步长两级延迟调整，通过先对输入低频时钟信号进行大步长粗调使时钟信号接近延迟调节要求的相位位置，然后进行小步长微调使能够快速使时钟信号的延时时间满足时钟延迟调节要求；再通过时钟合成单元5和输出缓冲器6完成输入时钟信号和延迟处理信号的合成处理和输出，从而实现了低频时钟信号向高频时钟信号的转换，能够快速输出满足要求的较高频率的时钟信号，并能有效降低时钟产生模块的复杂度，实现低功耗和小面积的设计目的。
74.最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。