一种音频格式转换装置的制作方法

1.本发明涉及音频格式转换技术，尤其涉及一种基于现场可编程逻辑门阵列(fpga)的音频格式转化装置。


背景技术：

2.hd audio(high definition audio)是intel与杜比公司合力推出的新一代音频规范，具有数据传输带宽大、音频回放精度高、支持多声道阵列麦克风音频输入、cpu的占用率更低和底层驱动程序可以通用等特点。hd audio自推出以来，优势十分明显，发展潜力巨大。hd audio音频规范在众多cpu中应用广泛，然而hd audio音频解码器目前仅仅掌握在realtek公司手中，在国内市场存在断货风险。
3.集成电路内置音频总线(i2s，inter—ic sound)是飞利浦公司为数字音频设备之间的音频数据传输而制定的一种总线标准，也是目前广泛使用的音频标准。同时，市场已有的i2s解码器技术成熟，生产厂家众多。
4.但是，目前市场尚不存在将hd audio格式的音频数据转换为i2s格式的音频数据的装置或方法。因此，本领域技术人员亟待开发出一种hd audio格式的音频数据转换为i2s格式的音频数据的技术，从而能够解决realtek解码器断货风险，保证hd audio格式的音频正常使用。


技术实现要素：

5.为解决上述无法将hd audio格式的音频数据转换为i2s格式的音频数据的缺陷，本发明提供了一种基于现场可编程门阵列的音频格式转换装置，其目的在于提供一种可以在任何型号的现场可编程门阵列上实现将hd audio格式的音频数据转换为i2s格式的音频数据的装置，保证hd audio格式的音频正常使用。
6.为了实现上述目的，本发明采用的一种技术方案是：一种基于现场可编程门阵列的音频格式转换装置，所述装置包括时钟管理模块，所述时钟管理模块用于提供一个或多个时钟信号；所述装置根据所述时钟信号实现将hd audio格式的音频数据转换为i2s格式的音频数据；所述装置包括：数据处理模块，以及与所述数据处理模块电气连接的串并转换模块、存储单元操作模块、并串转换模块；其中，所述数据处理模块采集所述hd audio格式的音频数据，所述并串转换模块输出经所述装置转换得到的所述i2s格式的音频数据。
7.在一个优选实施例中，所述数据处理模块和所述时钟管理模块接收所述hd audio格式的音频数据的音频时钟信号；所述时钟管理模块根据所述音频时钟信号产生所述时钟信号。
8.在一个优选实施例中，所述时钟信号至少包括第二时钟信号，所述第二时钟信号的频率是所述音频时钟信号的2倍；所述数据处理模块采集所述hd audio格式的音频数据包括：所述数据处理模块在所述音频时钟信号的上升沿和下降沿或在所述第二时钟信号的上升沿采集hd audio格式的音频数据。
9.在一个优选实施例中，所述装置根据所述时钟信号实现hd audio格式的音频数据转换为i2s格式的音频数据包括：所述串并转换模块接收所述hd audio格式的音频数据，执行串并转换，并将转换得到的并行音频数据返回至所述数据处理模块；所述数据处理模块识别所述并行音频数据中的左声道数据和右声道数据，并设置声道标记位；所述装置存储所述左声道数据和/或所述右声道数据，并输出所述i2s格式的音频数据。
10.在一个优选实施例中，所述装置存储所述左声道数据和/或所述右声道数据包括：所述存储单元操作模块通过所述串并转换模块接收所述左声道数据和/或所述右声道数据，并根据所述声道标记位，以及所述音频时钟信号或所述第二时钟信号，分别存储所述左声道数据和/或所述右声道数据。
11.在一个优选实施例中，所述时钟信号包括输出音频时钟和声道切换时钟；所述输出所述i2s格式的音频数据包括：所述存储单元操作模块根据所述声道切换时钟读取所述左声道数据和/或所述右声道数据，并传输至所述并串转换模块；所述并串转换模块根据所述输出音频时钟并串转换所述左声道数据和/或所述右声道数据，输出所述i2s格式的音频数据。
12.在一个优选实施例中，所述存储单元操作模块电气连接至少一个存储器，所述存储器可以是所述装置内部的存储单元，或是可外接于所述装置的任何具有存储功能的器件。
13.在一个优选实施例中，所述存储器至少包括2个fifo存储器，所述2个fifo存储器分别存储所述左声道数据和所述右声道数据。
14.在一个优选实施例中，所述数据处理模块还接收帧同步时钟信号，所述帧同步信号用于识别和同步指令和音频数据；所述执行串并转换包括：在每个所述同步时钟信号的下降沿执行串并转换。
15.与现有技术相比，本发明的优点在于：(1)打破了只能由realtek解码器实现hd audio格式的音频的输出限制；(2)基于任意型号的现场可编程门阵列实现音频数据的转换，技术方案的实现灵活，且不依赖硬件设备，即芯片的选择性较多，并且价格较低；(3)对hd audio格式的音频进行左声道和右声道数据的分别处理，保证了音频数据的完整性；(4)音频输出方式灵活，既可以以双声道进行输出，也可以以单声道进行输出；(5)以i2s格式的音频数据进行输出，可以减小采样带来的时序误差。
附图说明
16.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
17.图1：本发明一个实施例提供的基于现场可编程门阵列的音频格式转换装置的整体结构示意图。
18.图2：本发明另一个实施例提供的基于现场可编程门阵列的音频格式转换装置的整体结构示意图。
具体实施方式
19.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护的范围。
20.在本文中，“上”、“下”、“左”、“右”等指示方向的用词仅为表述方便，而非是限制性的。
21.在本文中，“第一”、“第二”对于本文所使用的处于相同关系的构件名称所划分的术语，本发明不受限于本文描述的顺序。
22.在本文中，“至少一种(个)”表示一种(个)、两种(个)、三种(个)、四种(个)、五种(个)、六种(个)、七种(个)、八种(个)或更多种(个)。
23.在本文中，“多种(个)”表示两种(个)、三种(个)、四种(个)、五种(个)、六种(个)、七种(个)、八种(个)或更多种(个)。
24.在本文中，“现场可编程门阵列”或其它类似术语包括任何形式的可编程逻辑器件。应当理解的是，随着计算机技术和电子技术的发展，任何用于逻辑功能设计、数字电路设计的芯片，无论其型号、大小、结构、组件单元、材料、性能等如何变化或更新，都应当包含于现场可编程门阵列的范围。
25.在本文中，“包括”、“包含”、“含有”和“具有”等用语是开放性的，不排除额外的未列举的元素、步骤或成分。表述“由
…
组成”排除未指明的任何元素、步骤或成分。“基本上由
…
组成”用语指范围限制在指定的元素、步骤或成分，加上任选存在的不会实质上影响所要求保护的主题的基本和新的特征的元素、步骤或成分。应当理解，“包括”用语涵盖“基本上由
…
组成”和“由
…
组成”用语。
26.本发明提供一种基于现场可编程门阵列的音频格式转换装置，包括时钟管理模块，用于提供一个或多个时钟信号；装置根据时钟信号实现hd audio格式的音频数据转换为i2s格式的音频数据；装置包括：数据处理模块，以及与数据处理模块电路连接的串并转换模块、存储单元操作模块、并串转换模块；其中，数据处理模块采集hd audio格式的音频数据，并串转换模块输出经装置转换得到的i2s格式的音频数据。
27.本发明提供的音频格式转换装置在硬件电路上可以使用任意型号的现场可编程门阵列(fpga)。具体地，音频格式转换装置可以包括一个或多个通用的输入或输出管脚或其他用于通信的接口，其可以与hd audio格式的音频数据接口在保证电平标准一致的情况下实现电气连接，该hd audio格式的音频数据可以由任意型号的处理器(cpu)或其他任何具有该功能的电子设备输出。
28.应当理解的是，不作为对本发明限制地，以下实施例中涉及的i2s格式的音频数据可以为任意位数的数据(以下简称“采样位数”)，例如常用的16位、32位等。
29.应当理解的是，不作为对本发明限制地，对于i2s格式的音频数据的采样频率可以设定为8k至48k hz或其他非标准频率(以下简称“采样频率”)，但通常情况下，采样频率越高，输出的音频质量越好；而对于i2s格式的音频数据，其解码器能够支持的最大采样频率为48k hz。因此，对于i2s格式的音频数据，使用48k hz的采样频率能够达到其最好的输出音频质量。而根据本发明音频格式转换装置得到的音频数据，可以适用以48k hz的采样频
率i2s格式的音频数据。
30.应当理解的是，本发明提供的音频格式转换装置可以与任何能够产生hd audio格式的音频数据的装置电气连接，以接收hd audio格式的音频数据，并将其转换为i2s格式的音频数据进行输出。为方便说明，不作为对本发明限制地，以下实施例中均以处理器(cpu)作为hd audio格式的音频数据的发生装置为例进行说明。
31.本发明的一个实施例提供的基于现场可编程门阵列的音频格式转换装置如图1所示。
32.如图1所示，基于现场可编程门阵列的音频格式转换装置包括时钟管理模块，该时钟管理模块用于提供一个或多个时钟信号。音频格式转换装置根据时钟信号实现hd audio格式的音频数据转换为i2s格式的音频数据。
33.具体地，音频格式转换装置包括数据处理模块，以及与数据处理模块电气连接的串并转换模块、存储单元操作模块、并串转换模块。其中，数据处理模块采集hd audio格式的音频数据，并串转换模块输出经转换得到的i2s格式的音频数据。
34.数据处理模块
35.处理器(cpu)可以产生hd audio格式的音频数据，该hd audio格式的音频数据包括音频时钟信号(bclk)，本实施例中音频时钟信号(bclk)的频率为24m hz。可选地，音频格式转换装置可以通过管脚/接口与处理器(cpu)电气连接，以接收hd audio格式的音频数据和音频时钟信号(bclk)，从而完成格式转换。原始的hd audio格式的音频数据为串行音频数据，处理器(cpu)可以通过串行数据接口(sdo)向音频格式转换装置传输音频数据。可选地，音频格式转换装置通过数据处理模块接收或采样hd audio格式的音频数据，以及接收音频时钟信号(bclk)。
36.在可选实施例中，数据处理模块可以在音频时钟信号(bclk)的上升沿和下降沿对hd audio格式的音频数据进行采样，如图1所示；为实现现场可编程门阵列的时序约束，也可以在第二时钟信号(clk2)的上升沿进行采样，如图2所示。
37.进一步地，在其他可选实施例中，数据处理模块还接收处理器(cpu)的同步时钟信号(sync)，该同步时钟信号(sync)用于数据传输和处理的完整性。
38.更进一步地，数据处理模块可以接收串并转换模块返回的并行音频数据，并对其进行处理和判断，具体地，数据处理模块对在每个同步时钟信号(sync)的下降沿转换的第一个并行数据进行判断，以32位数据为例，若该第一个并行数据为“00h、07h、06h、00”，则后续数据标记为左声道的音频数据；若该第一个并行数据为“00h、07h、06h、01”，则后续数据标记为右声道的音频数据。在其他可选实施例中，数据处理模块可以单独设置标记位(lr)，以使得串并转换模块和存储单元操作模块可以识别左声道数据和右声道数据，例如，如当前为左声道数据，则将标记位(lr)设置为1；如当前为右声道数据，则将标记位(lr)设置为0。
39.时钟管理模块
40.时钟管理模块接收hd audio格式的音频数据的音频时钟信号(bclk)，以产生一个或多个时钟信号。其中，现场可编程门阵列本身还可以产生系统时钟(clk)，用于音频格式转换装置的运行；进一步地，时钟管理模块可以根据系统时钟(clk)产生任何需要的时钟信号，例如用于i2s格式的音频数据输出的时钟信号；系统时钟(clk)可以是晶振电路产生的
时钟，其任何常用的频率都可以应用于本发明中。音频格式转换装置可以根据该时钟信号执行转换操作，包括但不限于采样、接收、发送、存储、读取音频数据，以及对音频数据进行串并或并串转换。
41.在本实施例中，时钟管理模块可以产生多个时钟信号，至少包括第二时钟信号(clk2)。该第二时钟信号(clk2)可以由音频时钟信号(bclk)产生，其频率为音频时钟信号(bclk)的2倍。
42.进一步地，在其他可选实施例中，音频格式转换装置通过同步时钟信号(sync)保证数据的对齐，同步时钟信号(sync)由处理器(cpu)发出，其作为帧同步信号用于识别和同步命令字、数据流等。数据处理模块在同步时钟信号(sync)的下降沿对hd audio格式的音频数据进行采样；由于hd audio格式的音频数据为串行数据，使用同步时钟信号(sync)可以保证音频数据采样的完整性。
43.更进一步地，在其他可选实施例中，时钟管理模块还产生输出音频时钟(bclk_i2s)和声道切换时钟(lrclk_i2s)，其中，根据i2s解码器(即用于解码i2s格式的音频数据的解码器，下同)能够支持的采样频率，输出音频时钟(bclk_i2s)为2倍的采样频率乘以采样位数(采样频率通常但不限制为48k hz，采样位数通常但不限制为16或32位)，声道切换时钟(lrclk_i2s)的频率与采样频率相同。
44.再进一步地，在其他可选实施例中，时钟管理模块还产生主时钟(mclk_i2s)，用于i2s解码器对音频格式转换装置生成的i2s格式的音频数据进行解码输出。在本实施例中，主时钟(mclk_i2s)的频率为采样频率的256倍。
45.串并转换模块
46.串并转换模块接收数据处理模块采集的hd audio格式的音频数据，并将串行的hd audio格式的音频数据转换为并行的音频数据，以便于数据处理模块对并行的音频数据进行处理和判断。
47.存储单元操作模块
48.存储单元操作模块通过串并转换模块接收经数据处理模块识别和处理的并行音频数据，并对其进行存储和读取。存储单元操作模块控制和管理存储空间，以对并行音频数据进行读写操作。
49.在本实施例中，如图1或2所示，存储空间使用fifo存储器进行存储。具体地，存储单元操作模块根据标记位(lr)和时钟信号分别存储左声道数据和右声道数据，其中，时钟信号可以为数据处理模块接收或采样hd audio格式的音频数据时所根据的时钟信号，即音频时钟信号(bclk)或第二时钟信号(clk2)。在本实施例中，存储空间包括至少2个fifo存储器，分别用于存储左声道数据和右声道数据。进一步地，当标记位(lr)的值(例如值为1)表示为左声道数据时，存储单元操作模块将音频数据写入存储左声道数据的fifo存储器；当标记位(lr)的值(例如值为0)表示为右声道数据时，存储单元操作模块将音频数据写入存储右声道数据的fifo存储器。
50.进一步地，在其他可选实施例中，存储空间可以是音频格式转换装置的内部存储空间和/或外接于音频格式转换装置的外部存储器，存储单元操作模块用于控制存储空间的读和写。
51.在本实施例中，存储单元操作模块根据声道切换时钟(lrclk_i2s)和输出音频时
钟(bclk_i2s)进行读操作。具体地，当声道切换时钟(lrclk_i2s)为左声道数据信号(例如信号为高)时，存储单元操作模块基于输出音频时钟(bclk_i2s)对存储左声道数据的存储器进行读取，并传输至并串转换模块；当声道切换时钟(lrclk_i2s)为右声道数据信号(例如信号为低)时，存储单元操作模块基于输出音频时钟(bclk_i2s)对存储右声道数据的存储器进行读取，并传输至并串转换模块。
52.进一步地，在其他可选实施例中，存储单元操作模块可以根据存储器的当前状态判断是否进行读操作，例如，当存储器状态为非空时，存储单元操作模块判断为可以进行读操作。
53.并串转换模块
54.并串转换模块与存储单元操作模块电气连接，其可以接收存储单元操作模块读取并传输的并行音频数据。具体地，并串转换模块可以根据该输出音频时钟(bclk_i2s)和声道切换时钟(lrclk_i2s)接收并行的音频数据，并转换为i2s格式的音频数。
55.进一步地，并串转换模块根据声道切换时钟(lrclk_i2s)接收左声道数据和/或所述右声道数据，并根据输出音频时钟(bclk_i2s)将左声道数据和右声道数据转换为串行的并且可以被i2s解码器识别的音频数据，即i2s格式的音频数据。
56.更进一步地，在其他可选实施例中，并串转换模块可以将i2s格式的音频数据输出至i2s解码器，i2s解码器根据主时钟(mclk_i2s)、输出音频时钟(bclk_i2s)和声道切换时钟(lrclk_i2s)进行解码输出。
57.再进一步地，在其他可选实施例中，并串转换模块可以根据实际需要选择左声道数据和/或右声道数据进行输出。
58.以上对音频格式转换装置中的主要模块/器件进行了说明，其中每个模块/器件中存在多种可选的实施方式，应当理解的是，每个模块/器件可以任选一种实施方式并与其他模块/器件进行组合，均能够形成完整的音频格式转换装置，达到本发明的技术效果。
59.以上对本发明所提供的一种基于现场可编程门阵列的音频格式转换装置进行了详尽介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施的说明只是用于帮助理解本发明的核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，对本发明的变更和改进将是可能的，而不会超出附加权利要求所规定的构思和范围，综上所述，本说明书内容不应理解为对本发明的限制。