制备具有垂直结构的半导体器件的方法以及半导体器件与流程

1.本发明涉及半导体技术以及半导体制造领域，具体而言，本发明涉及制备具有垂直结构的半导体器件的方法以及半导体器件。


背景技术：

2.近年来随着半导体技术的发展，基于硅(si)材料以及碳化硅(sic)等半导体衬底的半导体器件也得到了飞速的发展。以sic为例，材料自身的优良特性可以使基于该材料晶片的半导体器件具有更小的体积、更低的损耗、更高的频率以及更好的耐高温性能。但是，目前基于高质量sic衬底材料的半导体器件的制备仍然较为困难：目前工业制备的sic晶体的缺陷密度高，成品率低。尤其对大尺寸的sic晶体而言，尺寸越大，工艺窗口越窄，成品率越低，缺陷密度越难以控制，制备成本高昂。衬底材料的高缺陷密度及高成本造成sic器件的成品率低，器件可靠性受缺陷显著影响，且器件成本居高不下。
3.因此，目前的sic器件制备方法仍有待改进。


技术实现要素：

4.本发明是基于发明人对以下事实和问题的发现和认识而做出的：
5.为了降低基于上述材料的半导体器件的生产成本，本发明对于具有垂直结构的sic等材料的功率器件(sbd、pin二极管、垂直mosfets、bjts、jfets、igbts等)采用重复使用高质量sic基片来降低器件成本，并且结合键合与离子切割技术来实现低成本的垂直功率器件的制备。具体而言，本发明采用晶片键合工艺将晶体质量高的半导体单晶晶片(如sic晶片)与晶体质量较差但电阻率极低的半导体晶片进行键合，再利用离子注入和剥离技术，将键合体在高质量晶片层内进行剥离，实现了垂直功率器件中高质量晶体薄层的转移。该方法可较为简便的获得具有低电阻结构的集电极或漏极，并且高质量sic半导体晶片等材料可以再次使用，不仅节约了高质量晶片的成本，也避免了垂直结构的功率器件中背面通过离子注入和高温激活形成低电阻集电极的工艺难点，工艺兼容性好，因此可以显著地降低制备垂直结构半导体器件的生产成本和工艺难度。
6.在本发明的一个方面，本发明提出了一种制备具有垂直结构的半导体器件的方法。该方法包括：在第一衬底的一侧进行含h离子注入，所述第一衬底为非硅晶体材料形成的；在所述第一衬底以及第二衬底表面的至少之一处形成导电层，所述第二衬底的电阻率不高于0.2ω
·
cm；将所述第一衬底和所述第二衬底在所述导电层处进行键合以形成第一键合体；对所述第一键合体进行第一退火处理，使所述第一键合体在含h离子注入深度处剥离，以形成具有所述第二衬底的第二键合体；对所述第二键合体具有第一衬底的一侧表面进行抛光处理；在所述第二键合体具有第一衬底一侧表面形成第一外延层，所述第一外延层与所述第一衬底的晶格相匹配；在所述第一外延层远离所述第一衬底的一侧形成栅极和第一电极；在所述第二键合体具有第二衬底一侧形成第二电极。该方法具有可较为简便地获取低电阻的电极端(如集电极端或漏极端)，器件加工工艺兼容性较佳，且第一衬底可被
重复利用，生产成本较为低廉等优点的至少之一。
7.根据本发明的实施例，所述导电层满足以下条件的至少之一：所述导电层为非晶层，优选地所述导电层包括碳化硅；所述导电层包括金属硅化物。由此，可降低第一衬底和第二衬底键合的难度，从而简便的获取第一键合体。
8.根据本发明的实施例，所述第一衬底为sic单晶材料，所述sic单晶材料满足基平面位错密度不高于1500/cm2。由此，可为半导体器件提供高质量的晶体薄层结构，保障器件电学功能区的晶体质量，从而保障器件性能不被缺陷影响。
9.根据本发明的实施例，所述第二衬底为sic材料，且所述第一衬底的sic材料晶体质量优于所述第二衬底的sic材料晶体质量。由此，通过使用低质量的第二衬底，一方面可进一步降低利用该方法制备半导体器件的成本；另一方面，由于不需要考虑晶体质量，可以对第二衬底进行更重的掺杂(重掺杂一般会导致晶体质量变差)，从而降低第二衬底的电阻率，进而降低半导体器件在导通状态下的串联电阻，提升器件性能。
10.根据本发明的实施例，所述导电层至少形成在所述第一衬底上，在所述第一衬底上含h离子注入一侧的表面形成所述导电层，或者，在所述第一衬底一侧表面形成所述导电层之后，对所述表面进行所述含h离子注入。由此，可简便地获得导电层。
11.根据本发明的实施例，所述导电层包括碳化硅，所述导电层是通过磁控溅射、离子注入中的一种或两种方法获得的；或者，所述导电层包括金属硅化物，并在形成所述导电层之后对具有所述导电层一侧的第一衬底进行所述含h离子注入。磁控溅射或离子注入形成的碳化硅容易非晶化，非晶化的碳化硅或金属硅化物可降低第一衬底和第二衬底的键合难度。由此，可简便地获取可显著降低第一衬底和第二衬底键合难度的导电层。
12.根据本发明的实施例，所述导电层包括金属硅化物时，形成所述导电层进一步包括在所述金属硅化物表面形成金属导电亚层。金属导电亚层之间容易实现高强度键合，由此，可进一步提高基于该导电层的键合强度。
13.根据本发明的实施例，在制作所述第二电极之前对所述第二键合体具有第二衬底一侧进行减薄。由此，可降低器件在导通状态下的串联电阻，进一步提高该半导体器件的性能。
14.根据本发明的实施例，进行所述含h离子注入之前，进一步包括在所述第一衬底表面外延形成第二外延层，所述含h离子注入是对所述第二外延层进行的，所述第二外延层作为所述半导体器件的离子注入层，所述剥离是在所述第二外延层中完成的。由此，可进一步降低第一键合体表面和亚表面的缺陷，提升晶体质量，进而提升半导体器件的性能。
15.根据本发明的实施例，形成所述第一外延层之后形成所述栅极之前，进一步包括：对所述第一外延层的局部区域进行刻蚀，以形成沟槽，并在所述沟槽内形成沟槽型栅堆叠结构。由此，可简便地获得沟槽栅结构，有利于缩小半导体器件的面积，提升器件的功率密度。
16.根据本发明的实施例，其特征在于，所述第一外延层是通过金属有机化学气相沉积形成的。由此，可进一步提高以sic等材料为第一外延层的晶体质量。
17.根据本发明的实施例，所述半导体器件为igbt器件，所述第一外延层和所述第一衬底均为n型导电，所述第二衬底为p型导电，所述第一电极为发射极，所述第二电极为集电极。由此，可简便地获得基于sic等材料的igbt器件。
18.根据本发明的实施例，所述半导体器件为mosfet器件，所述第二衬底、所述第一衬底以及所述第一外延层均为n型导电，所述第一电极为源极，所述第二电极为漏极。由此，可简便地获得基于sic等材料的mosfet器件。
19.根据本发明的实施例，形成所述第一外延层之后形成所述第一电极之前，进一步包括：对所述第一外延层的表面的局部区域进行离子注入，以形成具有p型导电的阱区。由此，无论是igbt还是mosfet结构，均可简便地形成器件的阱区。
20.在本发明的又一方面，本发明提出了一种半导体器件。该半导体器件是利用前面所述的方法形成的。由此，该半导体器件至少具有生产成本低廉，工艺难度低，工艺兼容性好等优点的至少之一。
21.根据本发明的实施例，所述半导体器件为igbt或者mosfet。
附图说明
22.图1是根据本发明一个实施例的方法的流程示意图；
23.图2是根据本发明另一个实施例的方法的流程示意图；
24.图3是根据本发明又一个实施例的方法的流程示意图；
25.图4是根据本发明一个实施例的igbt的结构示意图；
26.图5是根据本发明又一个实施例的igbt的结构示意图；
27.图6是根据本发明一个实施例的mosfet的结构示意图；
28.图7是根据本发明又一个实施例的mosfet的结构示意图。
具体实施方式
29.下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
30.在本发明的一个方面，本发明提出了一种制备具有垂直结构的半导体器件的方法。该方法利用晶片键合工艺将晶体质量高的半导体单晶晶片(如sic晶片)与晶体质量较差但电阻率极低的半导体晶片进行键合，再利用离子注入剥离技术将键合体在高质量晶片层内进行剥离，实现了垂直功率器件中高质量晶体薄层的转移，并且高质量sic半导体晶片可以再次使用，不仅节约了高质量晶片的成本，也避免了垂直结构的功率器件中背面通过离子注入和高温激活形成低电阻集电极的工艺难点，工艺兼容性好。由于器件结构为垂直型，背面工序中可对半导体器件的衬底进行减薄，根据本发明实施例的方法在制备过程中引入了导电层作为键合界面，因此此时的衬底无需移除干净，且对器件的性能不会产生影响，又可以降低对最后移除衬底的工艺精度的要求。具体地，参考图1，该方法可以包括以下步骤：
31.s100：在第一衬底的一侧进行含h离子注入
32.根据本发明的实施例，在该步骤中，在第一衬底的一侧进行含h离子注入，以便在后续处理步骤中在含h离子注入深度处进行剥离。根据本发明的实施例，第一衬底可以是具有较好晶体质量的衬底，由此在后续步骤的处理过程中，可以令获得的键合体具有第一衬底一侧的表面和亚表面均具有高晶体质量，从而可以提升基于该表面和亚表面制备的具有
垂直结构的半导体器件的质量。
33.此处需要特别说明的是，在本发明中第一、第二衬底仅为了区分形成键合体的两个衬底，而不能理解为是对重要程度进行的限定，且当第一、第二衬底需要在后续形成第一键合体之前进行前处理，如清洗、抛光等处理时，也不应当理解为前处理工艺需要按照第一、第二衬底的顺序进行。
34.例如，在本发明的一些实施例中，第一衬底可以具有较好的晶体质量的sic单晶晶片，如第一衬底的晶体质量至少要优于第二衬底。例如，以sic为第一衬底可以满足基平面位错(epd)密度不高于1500/cm2。或者，满足以下条件的至少之一：微管密度满足不高于0.5/cm2，螺型位错(tsd)密度：《1000/cm2，刃型位错(ted)密度：《8000/cm2。第一衬底的材料不受特别限制，例如可以为非硅晶体材料形成的，例如可以由gan、sic等半导体材料形成。根据本发明一些具体的实施例，第一衬底可以为sic晶体，如sic单晶形成的。第二衬底也可以为低电阻率的sic材料形成的。具体地，当第一衬底为sic时，第二衬底也可以为sic，例如可以为重掺杂的单晶或多晶sic形成的。当第一衬底是gan时，第二衬底可以为si或者晶体质量较差的sic。此处需要特别说明的是，“晶体质量较差的sic”特指晶体质量略低于第一衬底的碳化硅材料形成的衬底，具体地可以为前述的晶体质量参数不满足前述条件的碳化硅晶体。例如，根据本发明一些具体的示例，第一衬底的具体导电类型不受特别限制，例如可以为p型半导体导电，也可以为n型半导体导电，本领域技术人员可以根据半导体器件的具体类型进行选择。第二衬底具体可以为多晶的sic。由此，一方面可以降低成本，另外多晶的碳化硅无论是p型还是n型掺杂，相比于单晶sic都可以得到更低的电阻率，从而可以提升sic基半导体器件的性能，对基于其形成的具有垂直结构的igbt和mosfet都极为有利。
35.根据本发明的实施例，该步骤中进行含h离子注入的注入剂量、注入深度等参数均不受特别限制，类似地，也可根据半导体器件的具体需要(即半导体器件中第一衬底上剥离出的高质量晶体薄层所需要的厚度)进行选择。例如注入剂量可以为不低于5＊10
15
cm-2
。例如，根据本发明一些具体的示例，该步骤中的含h离子注入可以是在室温或高温(≤600摄氏度)下进行的，注入剂量1﹡10
16
～1﹡10
17
cm-2
左右，具体可以为5﹡10
16
cm-2
。该步骤中的注入能量可以为几十kev～几mev，注入深度可以为几十纳米到几十微米。
36.s200：在所述第一衬底以及第二衬底表面的至少之一处形成导电层
37.根据本发明的实施例，在该步骤中，形成导电层，以提升第一、第二衬底表面键合的强度，以便在后续操作中令第一、第二衬底在导电层处键合。
38.发明人发现，基于晶圆成本较高、硬度较大或是键合困难的半导体衬底材料的半导体器件普遍存在衬底一侧的集电极或是漏极掺杂困难的问题，特别是对于非硅晶体材料，诸如sic、gan、金刚石、aln等材料的半导体器件，难以采用简单的工艺获得低电阻率的半导体衬底和低欧姆接触电阻。并且，该问题也难以通过传统的smartcut技术得以缓解：以碳化硅基垂直结构半导体器件为例，硅-硅直接键合难度较大，碳化硅和碳化硅晶体直接键合也很困难。而一般的半导体键合体界面采用二氧化硅等氧化物为键合界面，但二氧化硅材料不导电，对后续的半导体结构和性能将具有一定影响；同时，二氧化硅在1200℃即开始软化，对sic等器件需要1600-1800℃的器件加工工艺而言是不可接受的。因此，采用导电层为后续形成键合体的键合界面层，一方面可缓解硅氧化物不导电带来的对器件性能的影响，另一方面发明人发现，对绝大多数难以键合的硬度大的半导体衬底，通过导电层均可以
实现温和环境下的键合。
39.根据本发明的一些示例，导电层可以为非晶层，例如具体地包括碳化硅以及金属硅化物，例如可以为硅化钼、硅化钛、硅化钽、硅化镍、硅化钨等。在本发明一些实例中，导电层可以为碳化硅形成的。上述材料，特别是上述材料的非晶层形成的导电层不仅可以令第一、第二衬底表面的键合进行的更加容易，提升键合强度，例如可在低于600摄氏度的温度下实现两个衬底的键合，且上述材料形成的导电层还不会影响最终半导体器件的性能，以该半导体器件为igbt为例，该导电层的电阻率很低，可以作为器件的场截至层，从而无需在后续操作中进行去除。根据本发明的一些实施例，导电层的厚度可以为1-1000nm。
40.根据本发明的一些实施例，导电层含有碳化硅时，可通过磁控溅射、离子注入中的一种或两种方法获得导电层。具体的，参考图2，可以首先在第一衬底100一侧进行离子注入，随后在第一衬底100的表面形成导电层10。或者，在另一些实施例中，也可以在第一、第二衬底一侧均形成导电层，如图3中所示出的10a和10b。
41.根据本发明的实施例，采用离子注入的方式形成导电层可以较为轻松获得高的注入剂量，使导电层较为容易地非晶化。根据本发明的实施例，当第一衬底为sic时，离子注入的元素可以包括si、c、n、p、as、sb中的一种或多种。si和c是碳化硅本身的元素，不会引入额外的污染，而元素包括n、p、as、sb有利于形成n型半导体导电层。优选地，离子注入可以是等离子体源离子注入或等离子体浸没离子注入，等离子体源离子注入和等离子体浸没离子注入可以低成本、简便地获得大的注入剂量，注入表面易非晶化，从而有利于获得非晶导电层。
42.根据本发明的实施例，当导电层含有金属硅化物时，可先在第一衬底一侧形成导电层，再进行对第一衬底进行含h离子注入的操作。金属硅化物可以是直接沉积形成的，或者，也可以首先形成金属层，随后对金属层进行退火处理，以形成金属硅化物。具体地，可以首先通过包括但不限于磁控溅射等方式形成ni等金属层，然后在高温，如1100摄氏度下进行退火处理形成镍硅化合物。最后可以利用表面ar离子反溅去除退火处理过程中形成的碳析出层。由此，可以获得和第一衬底结合强度较高的金属硅化物。
43.根据本发明的实施例，导电层包括金属硅化物时，形成导电层之后还可以进一步包括在金属硅化物表面形成金属导电亚层的操作。金属导电亚层之间的键合易在后续的退火处理之后得到良好的键合界面和高的键合强度，相比于硅化物，金属更容易使得界面发生键合。金属的具体类型不受特别限制，例如可以选用耐高温金属，如la、w、mo、ta、ru、rh等。并且，在金属硅化物表形成金属导电亚层二者之间的结合强度也较好。
44.根据本发明一些具体的示例，第二衬底的具体导电类型不受特别限制，例如可以为p型半导体导电，也可以为n型半导体导电，本领域技术人员可以根据半导体器件的具体类型进行选择。例如，当该具有垂直结构的半导体器件为mosfet时，第二衬底、第一衬底以及后续形成的第一外延层可以均为n型导电。当该具有垂直结构的半导体器件为igbt时，第二衬底为p型导电，第一衬底以及第一外延层均为n型。
45.需要说明的是，根据本发明一些具体的示例，当第二衬底是p型sic时，其电阻率为不高于0.2ω
·
cm，优选地，电阻率为不高于0.01ω
·
cm；当第二衬底是n型sic时，其电阻率为不高于0.015ω
·
cm，优选地，电阻率为不高于0.001ω
·
cm。
46.s300：在所述导电层处进行键合以形成第一键合体
47.根据本发明的实施例，在该步骤中，将第一、第二衬底在导电层处进行键合，进而形成第一键合体。
48.具体的，参考图2以及图3，将第一衬底100和第二衬底200在导电层处进行键合，获得第一键合体1000。键合处理可以是在常温或是低于600摄氏度下进行的，例如可在常温下的真空腔体中直接进行键合，腔体的真空度可以为＜0.1pa。
49.根据本发明的一些实施例，在进行键合之前，还可以对第一、第二衬底进行键合的表面进行表面活化的处理。具体可采用惰性气体离子束或等离子体对键合表面进行轰击，以去除表面的颗粒污染物以及氧化物，保持键合表面的清洁度。
50.s400：使第一键合体在含h离子注入深度处剥离，以形成具有所述第二衬底的第二键合体
51.根据本发明的实施例，参考图2以及图3，在该步骤中可以通过包括但不限于第一退火处理等操作，使第一键合体在含h例子注入深度处发生剥离，以获得具有所述第二衬底的第二键合体2000。如图2以及图3中所示出的，第一键合体1000自实现剥离边界处发生剥离，剥离后的第一键合体包括剩余的第一衬底100”，以及含有源自第一衬底的高质量单晶薄膜100’(源自于第一衬底)的第二键合体2000。由此，该方法可以简便地获得键合材料，无需长时间、高温处理，特别适用于形成sic-sic等材料的键合材料。
52.根据本发明的一些具体实施例，第一退火处理的温度在600摄氏度以上，具体温度可以根据含h离子注入能量进行调节。上述温度下的处理可以修复衬底中的损伤，最终可以获得更高质量的、几十纳米到几十微米厚的高质量单晶薄膜100’与第二衬底200的第二键合体。例如，当该方法制备的半导体器件为n沟道的igbt器件时，前述步骤的含h离子注入的注入能量可以为400kev，此时的注入深度可以为2微米，第一退火处理的温度可以为800-1000摄氏度。
53.本领域技术人员能够理解的是，在第一退火处理之前，也可以对第一键合结构进行第二退火处理(温度低于第一退火处理)，以进一步增强键合程度，改善界面质量。在第一退火处理之后，也可以对第二键合体进行第三退火处理，以消除键合过程产生的损伤层。当第一退火处理的温度高于1000摄氏度时，也可无需第二退火处理，高温的第一退火处理可以在剥离的同时修复损伤层。
54.s500：对第二键合体具有第一衬底的一侧表面进行抛光处理，并形成第一外延层
55.根据本发明的实施例，在该步骤中形成第一外延层。具体的，可以首先对需要形成第一外延层的表面，即第二键合体的第一衬底一侧进行抛光处理。第一外延层可以是通过金属有机化学气相沉积形成的。
56.参考图2，第一外延层110形成在高质量单晶薄膜100’上。因此，第一外延层也可具有较好的晶体质量，适于用于形成半导体器件的漂移区。
57.如前所述，本发明中的第一、第二衬底的具体材料不受特别限制，以第一、第二衬底均为sic为例，此时形成的第一外延层也可以是sic，进而可以获得具有垂直结构的sic的igbt或是mosfet器件。当该方法形成的是gan基的igbt或mosfet等器件时，第一衬底和第二衬底可以是gan，形成的第一外延层可以是gan/algan/inaln/inalgan中的一种或者多层外延复合结构。
58.根据本发明的实施例，第一外延层的半导体导电类型不受特别限制，本领域技术
人员可以根据衬底的半导体类型，以及需要形成的器件种类进行选择。具体地，以形成的半导体器件为igbt为例，第一外延层可以具有和第一衬底相同的半导体类型，具有和第二衬底相反的半导体类型，即第一衬底和外延层均可以为n型的，第二衬底可以为p型的。由此，可以形成n型掺杂的漂移区。当形成的半导体器件为mosfet时，第二衬底、所述第一衬底以及所述第一外延层均可具有相同的导电类型，例如均可以为n型的。
59.根据本发明的一些实施例，参考图3，进行所述含h离子注入之前，还可以进一步包括在所述第一衬底表面外延形成第二外延层120的操作。第二外延层具有第一导电类型，含h离子注入是对所述第二外延层进行的，所述第二外延层作为所述半导体器件的注入层，且后续形成第一键和体1000的剥离可以是在所述第二外延层120中完成的。具体地，第一键合体1000剥离后获得的第二键合体2000中的高质量第二外延层120’可以作为第一外延层110的外延种子层，位于第一衬底100一侧的剩余第二外延层120”可继续进行前述的离子注入。根据本发明的具体实施例，第一衬底为sic单晶，外延生长得到的第二外延层具有比第一衬底更优的晶体质量，可以进一步降低第二键合体表层的缺陷密度，在第二外延层的基础上进一步外延获得第一外延层，可以进一步提升第一外延层的晶体质量。第二外延层的半导体导电类型可以和第一外延层一致，可作为器件漂移区的一部分。
60.如前所述，第一外延层110可以作为半导体器件的电学功能区，因此在形成第一外延层之后，还可以包括以下形成半导体器件结构的操作：
61.对第一外延层的表面的局部区域进行离子注入，以形成阱区。和前述的第一、第二衬底以及导电层的半导体类型相似的是，形成的阱区的导电类型可以根据半导体器件的具体类型确定。例如，针对igbt和mosfet器件，可以通过离子注入形成p型导电的阱区。
62.根据本发明的实施例，形成阱区的具体工艺不受特别限制，例如，针对碳化硅基器件，可以先在第一外延层的表面形成屏蔽层，例如沉积二氧化硅/硅层，随后进行光刻刻蚀处理，以形成覆盖第一外延层部分表面的屏蔽结构，随后进行离子注入以及高温退火处理，以在部分区域形成阱区。该步骤中注入的离子类型以及注入计量可以根据器件的具体要求进行控制，例如，可以进行al离子注入，形成p型阱区。参考图4以及图5，当形成的半导体器件为igbt时，可以利用高质量单晶薄膜100’形成重掺杂的n 型缓冲区，并基于第一外延层110形成形成n型漂移区，随后通过上述设置屏蔽结构以及将离子注入的方式形成阱区140。随后，可以重复前述的设置掩膜的操作，以在p型阱区140内形成源区130，源区130可以为n 型的，也可以通过离子注入形成，例如可通过注入氮离子形成。随后，可去除刻蚀屏蔽结构。根据本发明的一些实施例，缓冲层和漂移区都可以是在前述的外延过程中直接形成的，可以不再进行离子注入的掺杂。第一衬底形成的高质量单晶薄膜100’可以为漂移区的一部分。
63.类似地，当形成的半导体器件为mosfet时，也可通过类似的工艺形成p型阱区。参考图6以及图7，在阱区141的旁侧还可设置具有重掺杂区150。mosfet的源极区131也可形成在阱区141内部。其中，重掺杂区150可具有p 掺杂，源极区131可以为n 型。
64.s600：在第一外延层一侧形成栅极和第一电极，在所述第二键合体具有第二衬底一侧形成第二电极
65.根据本发明的实施例，参考图2以及图3，在该步骤中可在第一外延层一侧形成栅极310和第一电极400，在第二键合体的第二衬底一侧形成第二电极500，即背电极。根据本
发明的实施例，栅极310和第一外延层110之间可间隔有栅极氧化层300，栅极310和第一电极400之间还需要间隔有介质层402。根据本发明一些实施例，栅极氧化层300可以由sic经过高温氧化形成的，介质层402可以是通过包括但不限于pecvd等方法沉积形成的。
66.当该半导体器件为igbt器件时，参考图4和图5，第一电极400为发射极，第二电极500为集电极；为mosfet器件，参考图6和图7，第一电极为源极401，所述第二电极为漏极501。
67.根据本发明的实施例，该半导体器件的栅极结构不受特别限制，可以为平面栅极结构，也可以为沟槽栅极结构。当该半导体器件的栅极为沟槽栅极结构时，形成栅极之前可以对第一外延层的局部区域进行刻蚀，以形成沟槽，并在所述沟槽内形成沟槽型栅堆叠结构。具体地，参考图5以及图7，也可以通过光刻形成屏蔽结构，并对第一外延层进行刻蚀形成沟槽，随后形成igbt的栅极氧化层300、多晶硅栅极310等结构，并在形成igbt器件的发射极400之前，预先形成介质层402，以将发射极400和igbt的多晶硅栅极310间隔开。或是形成mosfet的栅极氧化层301、多晶硅栅极311，类似地，为了将源极401和mosfet的多晶硅栅极311间隔开，该方法还包括形成介质层402的操作。在另一些实施例中，也可以利用沟槽栅作为p型阱区注入的掩膜，即可以先形成沟槽栅的沟槽，再注入形成前述的阱区。
68.根据本发明的一些实施例，在制作所述第二电极之前，可以对所述第二键合体具有第二衬底一侧进行减薄。由此，可进一步降低器件电阻。如前所述，在前述步骤中形成的导电层可以作为场截止层。并且，由于第二衬底具有很低的电阻率，该减薄处理无需精确控制减薄厚度以对第二衬底进行精确的去除，进而可以进一步降低该方法的生产成本。最后，在第二衬底一侧沉积背金属，并退火形成欧姆接触即可形成第二电极。
69.在本发明的一些具体实施例中，该方法还可以包括高温氧化形成栅极氧化层、高温退火激活等操作。在一些实施例中，还可以在形成背金属之前对器件正面进行钝化处理，或是形成其他钝化层等结构。当第一、第二衬底为大尺寸衬底时，还可以在一个衬底上形成多个器件，并通过划片的操作，获得多个半导体器件。
70.在本发明的另一方面，本发明提出了一种半导体器件。该半导体器件是利用前面所述的方法形成的，具有前面描述的方法所具有的全部特征以及优点，在此不再赘述。根据本发明的具体实施例，所述半导体器件为igbt或者mosfet。
71.在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
72.此外，在本发明中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。
73.尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述
实施例进行变化、修改、替换和变型。